JPS61190647A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS61190647A JPS61190647A JP3027285A JP3027285A JPS61190647A JP S61190647 A JPS61190647 A JP S61190647A JP 3027285 A JP3027285 A JP 3027285A JP 3027285 A JP3027285 A JP 3027285A JP S61190647 A JPS61190647 A JP S61190647A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cpu
- speed
- data
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はマイクロプロセッサとメモリとのデータ伝送に
関する。
関する。
［発明の技術的背景とその問題点］
近年、あらゆる分野において、マイクロプロセッサ（以
下、ＣＰＵと称す）を使用した装置、製品が多く見られ
る。 ｃｐｕは、通常メモリ、工１０が接続された状態
で動作し、メモリ、工１０へのアクセス（データの書き
込み、データの読み出し）を行なうと共に、ＣＰＵ自身
を含むシステム装置を管理する。
下、ＣＰＵと称す）を使用した装置、製品が多く見られ
る。 ｃｐｕは、通常メモリ、工１０が接続された状態
で動作し、メモリ、工１０へのアクセス（データの書き
込み、データの読み出し）を行なうと共に、ＣＰＵ自身
を含むシステム装置を管理する。
最近ではＣＰＵが管理するシステムの処理速度を速くす
るために、高速なＣＰＵが使用されてきている。ｃｐｕ
はクロックに同期して動作し、クロックの周波数が高い
ものは高速のＣＰＵとなる。一方、ＣＰＵと同様に周辺
素子であるメモリの高速化も進められ、メモリからのデ
ータ読み出しに要する時間およびメモリへのデータ書き
込みに要する時間であるアクセスタイムＴ１が短くなっ
たものが増えてきた。しかし、一般に高速メモリは小容
量のものが多く、容量の大きなメモリは依然低速なもの
が多い。
るために、高速なＣＰＵが使用されてきている。ｃｐｕ
はクロックに同期して動作し、クロックの周波数が高い
ものは高速のＣＰＵとなる。一方、ＣＰＵと同様に周辺
素子であるメモリの高速化も進められ、メモリからのデ
ータ読み出しに要する時間およびメモリへのデータ書き
込みに要する時間であるアクセスタイムＴ１が短くなっ
たものが増えてきた。しかし、一般に高速メモリは小容
量のものが多く、容量の大きなメモリは依然低速なもの
が多い。
高速のＣＰＵに低速・大容量のメモリを接続する場合、
メモリのアクセスタイムＴ１よりＣＰＵのアクセスタイ
ムＴ２を長くする必要があり、 ｃｐｕにはアクセスタ
イムＴ２の長さを調整するための入力ラインが接続され
ている０例えば、その入力ラインにある信号（以下、Ｒ
ＥＡＤＹ信号と称す）が入力されている時間分だけＴ２
を長くするなどである。
メモリのアクセスタイムＴ１よりＣＰＵのアクセスタイ
ムＴ２を長くする必要があり、 ｃｐｕにはアクセスタ
イムＴ２の長さを調整するための入力ラインが接続され
ている０例えば、その入力ラインにある信号（以下、Ｒ
ＥＡＤＹ信号と称す）が入力されている時間分だけＴ２
を長くするなどである。
しかし、前述のようにＣＰＵはクロックに同期している
ため、その入力ラインに入力される信号はクロックに対
しであるタイミングをもって入力させる必要がある。
ため、その入力ラインに入力される信号はクロックに対
しであるタイミングをもって入力させる必要がある。
例えば、第２図のようにＣＰＵＩにＲＥＡＤＹ信号発生
器２Ａおよびメモリ４Ａ、４Ｂとが接続され、また、バ
ッファ３Ａ、３Ｂを介してＲＥＡＤＹ信号発生器２Ｂお
よびバッファ３Ｃ，３Ｄとを介してメモリ４Ｃのアドレ
ス、バッファ３Ｅ、３Ｆを介してメモリのデータに接続
される場合を考える。システム間のデータ送受信はノイ
ズに対する保護等のためバッファを介して行なわれる例
が多いなど信号間でバッファが挿入されている例は珍し
くない。
器２Ａおよびメモリ４Ａ、４Ｂとが接続され、また、バ
ッファ３Ａ、３Ｂを介してＲＥＡＤＹ信号発生器２Ｂお
よびバッファ３Ｃ，３Ｄとを介してメモリ４Ｃのアドレ
ス、バッファ３Ｅ、３Ｆを介してメモリのデータに接続
される場合を考える。システム間のデータ送受信はノイ
ズに対する保護等のためバッファを介して行なわれる例
が多いなど信号間でバッファが挿入されている例は珍し
くない。
今、ＲＥＡＤＹ信号発生器２ＢよりＣＰＵＩのアクセス
タイムＴ２の長さをコントロールする時、バッファ３Ａ
、３Ｂによる信号の遅れをＴ３．Ｔ４とし、クロックか
らＲＥＡＤＹ信号発生器の出力（以下、 ｆｌｌｌｉＡ
ＤＹ信号と称す）がでるまでの時間の最大遅れをＴ ｓ
、ＲＥＡＤＹ信号入力後のｃｐｕｉのセットアツプ時
間Ｔ６とする時Ｔ３〜Ｔ５の和は一定以下である必要が
あり、一定値以上であるとメモリ、への正常な書き込み
、読み出しが行なえない、このような状態において、Ｃ
ＰＵ １がメモリ４Ａ、４Ｂへアクセスする時、メモリ
４Ａ。
タイムＴ２の長さをコントロールする時、バッファ３Ａ
、３Ｂによる信号の遅れをＴ３．Ｔ４とし、クロックか
らＲＥＡＤＹ信号発生器の出力（以下、 ｆｌｌｌｉＡ
ＤＹ信号と称す）がでるまでの時間の最大遅れをＴ ｓ
、ＲＥＡＤＹ信号入力後のｃｐｕｉのセットアツプ時
間Ｔ６とする時Ｔ３〜Ｔ５の和は一定以下である必要が
あり、一定値以上であるとメモリ、への正常な書き込み
、読み出しが行なえない、このような状態において、Ｃ
ＰＵ １がメモリ４Ａ、４Ｂへアクセスする時、メモリ
４Ａ。
４ＢのアクセスタイムＴ１はｃｐｕ ｉのアクセスタイ
ムＴ２に比べＴ１≦Ｔ２であればよいが、メモリ４Ｃの
アクセスタイムＴ！は、バッファ３１１！、３Ｆを通過
する時の遅延時間Ｔｒ、Ｔａを考慮し、Ｔ１≦Ｔ２−（
Ｔｔ＋Ｔ ａ ）となる必要がある。
ムＴ２に比べＴ１≦Ｔ２であればよいが、メモリ４Ｃの
アクセスタイムＴ！は、バッファ３１１！、３Ｆを通過
する時の遅延時間Ｔｒ、Ｔａを考慮し、Ｔ１≦Ｔ２−（
Ｔｔ＋Ｔ ａ ）となる必要がある。
解決策としてＴ２を大きくするために、クロックの周波
数を下げ、ＣＰＵのアクセスタイムＴ２を長くする方法
があるが、ＣＰＵに管理されるシステム全体の処理速度
が低下する。また、メモリのアクセスタイムＴ１を小さ
くするためメモリに高速メモリを使用する方法もあるが
、一般に高速メモリは一般に小容量であり、容量を多く
取りたい場合、メモリ個数が増え、実装効率の低下を招
き１部品点数が増えることから信頼性の低下も招いてし
まう。
数を下げ、ＣＰＵのアクセスタイムＴ２を長くする方法
があるが、ＣＰＵに管理されるシステム全体の処理速度
が低下する。また、メモリのアクセスタイムＴ１を小さ
くするためメモリに高速メモリを使用する方法もあるが
、一般に高速メモリは一般に小容量であり、容量を多く
取りたい場合、メモリ個数が増え、実装効率の低下を招
き１部品点数が増えることから信頼性の低下も招いてし
まう。
［発明の目的］
本発明め目的は、高速なＣＰＵに複数個のメモリが接続
され、上記ＣＰＵと数個のメモリ間にバッファを有する
時、 ＲＥＡＤＹ信号によるＣＰＵのアクセスタイムの
制御が不可能な場合でも、低速・大容量のメモリの接続
を可能としたデータ処理装置を提供することにある。
され、上記ＣＰＵと数個のメモリ間にバッファを有する
時、 ＲＥＡＤＹ信号によるＣＰＵのアクセスタイムの
制御が不可能な場合でも、低速・大容量のメモリの接続
を可能としたデータ処理装置を提供することにある。
［発明の概要コ
本発明は高速なＣＰＵとメモリ間にバッファが存在する
時、バッファとメモリ間にラッチを挿入し。
時、バッファとメモリ間にラッチを挿入し。
２回連続アクセスすることで、ＲＥＡＤＹ信号によるＣ
Ｐｕのアクセスタイムの制御が不可能でも、メモリへの
アクセスタイムを保障するためにＣＰＵの周波数を下げ
ることなく、また高速メモリを使用することもなく、低
速・大容量のメモリを接続可能としたものである。
Ｐｕのアクセスタイムの制御が不可能でも、メモリへの
アクセスタイムを保障するためにＣＰＵの周波数を下げ
ることなく、また高速メモリを使用することもなく、低
速・大容量のメモリを接続可能としたものである。
［発明の実施例］
本発明の一実施例を第１図に示す。
ＣＰＵＩはアドレスａ、データｂ、メモリ書き込み信号
（以下、■信号と称す）ｃ、メモリ読み出し信号（以下
、ＭＲ倍信号称す）ｄの出力、データｂの入出力機能を
有す、アドレスａはメモリ４Ａ 、 ４Ｂ、バッファ３
ｃ、デコーダ６Ａに接続される。また、バッファ３Ｃ、
３Ｄを通してメモリ４Ｃ、デコーダ６Ｂに接続されてい
る。
（以下、■信号と称す）ｃ、メモリ読み出し信号（以下
、ＭＲ倍信号称す）ｄの出力、データｂの入出力機能を
有す、アドレスａはメモリ４Ａ 、 ４Ｂ、バッファ３
ｃ、デコーダ６Ａに接続される。また、バッファ３Ｃ、
３Ｄを通してメモリ４Ｃ、デコーダ６Ｂに接続されてい
る。
データｂも同様にメモリ４Ａ、４Ｂに接続され、または
バッファ３Ｅ、３Ｆ、ラッチ５Ａ 、 ５Ｂを通してメ
モリ４Ｃに接続される。デコーダ６Ａ、６Ｂではアドレ
スａからどのメモリにアクセスするか選択し、そのメモ
リに対しチップ選択信号（以下、Ｃ５信号と称す） ｅ
１ ｎｅ ２．ａ ３を出力する。
バッファ３Ｅ、３Ｆ、ラッチ５Ａ 、 ５Ｂを通してメ
モリ４Ｃに接続される。デコーダ６Ａ、６Ｂではアドレ
スａからどのメモリにアクセスするか選択し、そのメモ
リに対しチップ選択信号（以下、Ｃ５信号と称す） ｅ
１ ｎｅ ２．ａ ３を出力する。
上記構成において、メモリ４Ａ、４Ｂ、４Ｃのアクセス
タイムＴｔはＣＰＵＩのアクセスタイムＴ２に対しＴＩ
≦Ｔ２とする。
タイムＴｔはＣＰＵＩのアクセスタイムＴ２に対しＴＩ
≦Ｔ２とする。
ＣＰｕからメモリ４Ａに書き込む時、 ｃｐｕｔはアド
レスａ、データｂ、 ＭＶ信信号上出力する。アドレス
ａはメモリ４Ａのアドレスであり、デコーダ６＾で選択
されたＣ５信号ｅ！やＭＶ信信号上よりデータｂがメモ
リ４Ａに書き込まれる。読み出しの場合は■信号Ｃの代
りにＶＲ倍信号を出力し、メモリ４Ａのデータｂを読み
取る。同様な事はメモリ４Ｂに対しても言える。
レスａ、データｂ、 ＭＶ信信号上出力する。アドレス
ａはメモリ４Ａのアドレスであり、デコーダ６＾で選択
されたＣ５信号ｅ！やＭＶ信信号上よりデータｂがメモ
リ４Ａに書き込まれる。読み出しの場合は■信号Ｃの代
りにＶＲ倍信号を出力し、メモリ４Ａのデータｂを読み
取る。同様な事はメモリ４Ｂに対しても言える。
このとき、 ＣＰＵＩ、メモリ４Ａ 、 ４Ｂを含むシ
ステムには処理速度の点で何の問題も生じない。
ステムには処理速度の点で何の問題も生じない。
メモリ４Ｃに書き込みを行なう場合、デコーダ６ＢのＣ
３信号ｅ３によりメモリ４Ｃが選択され、ＣＰ旧はメモ
リ４Ｃに書き込もうとするがＣＰＵＩからのデータはう
ッチ５Ａに書き込まれる。このとき、ラッチのアクセス
タイムは極く僅かであることから、ラッチへのアクセス
に速度的な問題は一切生じない。
３信号ｅ３によりメモリ４Ｃが選択され、ＣＰ旧はメモ
リ４Ｃに書き込もうとするがＣＰＵＩからのデータはう
ッチ５Ａに書き込まれる。このとき、ラッチのアクセス
タイムは極く僅かであることから、ラッチへのアクセス
に速度的な問題は一切生じない。
一方、メモリ４Ｃにはうッチ５Ａが今ラッチを行なう１
つの前のダミーデータが書き込まれる。同じ動作をもう
１回繰り返すことにより、メモリ４Ｃに正常なデータが
書き込まれる。読み出しの場合もデータはラッチ５Ｂに
１回ラッチされるため、２回同じ動作を繰り返す必要が
ある。
つの前のダミーデータが書き込まれる。同じ動作をもう
１回繰り返すことにより、メモリ４Ｃに正常なデータが
書き込まれる。読み出しの場合もデータはラッチ５Ｂに
１回ラッチされるため、２回同じ動作を繰り返す必要が
ある。
ここで、２回アクセスによる書き込み、読み出しを行な
うことで、バッファ３Ａ、３Ｂによる遅れは１回目のア
クセスに含まれ、メモ１Ｊ４ｃのアクセスタイムＴＩは
ＣＰＵＩのアクセスタイムＴ２に対し、Ｔ１≦Ｔ２であ
ればよく、メモリ４Ｃを高速メモリにする必要がなく、
Ｔ＋ＳＴ２を満足する大容量の低速メモリが使用可能に
なる。
うことで、バッファ３Ａ、３Ｂによる遅れは１回目のア
クセスに含まれ、メモ１Ｊ４ｃのアクセスタイムＴＩは
ＣＰＵＩのアクセスタイムＴ２に対し、Ｔ１≦Ｔ２であ
ればよく、メモリ４Ｃを高速メモリにする必要がなく、
Ｔ＋ＳＴ２を満足する大容量の低速メモリが使用可能に
なる。
尚、バッファ ３Ａ、３Ｂ、３Ｃ，３Ｄには一方向のド
ライバ、バッファ３Ｅ 、 ３Ｆには双方向のトランシ
ーバを用いる。また、ラッチ５Ａ、５Ｂには一般にフリ
ップフロップが使用できる。
ライバ、バッファ３Ｅ 、 ３Ｆには双方向のトランシ
ーバを用いる。また、ラッチ５Ａ、５Ｂには一般にフリ
ップフロップが使用できる。
［発明の効果］
以上のように本発明によれば、高速なＣＰＵに複数個の
メモリが接続され、数個のメモリとＣＰＵの間にバッフ
ァがあり、 ＲＥＡＤ’／信号が使用不可能の時、メモ
リのアクセスタイムを保障すべくバッファの遅延時間分
メモリを高速にする必要が出てくるが、バッファメモリ
間にラッチを入れ、２回連続アクセスを行なうことで、
メモリの高速化を必要とせず、低速大容量のメモリが使
用可能となる。
メモリが接続され、数個のメモリとＣＰＵの間にバッフ
ァがあり、 ＲＥＡＤ’／信号が使用不可能の時、メモ
リのアクセスタイムを保障すべくバッファの遅延時間分
メモリを高速にする必要が出てくるが、バッファメモリ
間にラッチを入れ、２回連続アクセスを行なうことで、
メモリの高速化を必要とせず、低速大容量のメモリが使
用可能となる。
第１図は本発明のの一実施例を示すデータ処理装置の構
成図、第２図は従来技術のデータ処理装置の構成図であ
る。 １・・・ｃｐｕ、２Ａ〜２Ｂ・・・ＲＥＡＤＹ信号発生
器。 ３Ａ〜３Ｆ・・・バッファ、４Ａ〜４Ｃ・・・メモリ。 ５Ａ、５Ｂ・・・ラッチ、６Ａ 、 ６Ｂ・・・デコー
ダ。 （７３１７）代理人弁理士 則 近 憲 佑（ほか１名
）第１図 第２図
成図、第２図は従来技術のデータ処理装置の構成図であ
る。 １・・・ｃｐｕ、２Ａ〜２Ｂ・・・ＲＥＡＤＹ信号発生
器。 ３Ａ〜３Ｆ・・・バッファ、４Ａ〜４Ｃ・・・メモリ。 ５Ａ、５Ｂ・・・ラッチ、６Ａ 、 ６Ｂ・・・デコー
ダ。 （７３１７）代理人弁理士 則 近 憲 佑（ほか１名
）第１図 第２図
Claims (1)
- バッファを介してマイクロプロセッサに接続されるメモ
リを有するデータ処理装置において、前記バッファと前
記メモリ間にデータ保持機能をもつラッチを挿入し、前
記メモリへのアクセスを連続して行なうことで、前記マ
イクロプロセッサに前記バッファを介して低速・大容量
のメモリを接続可能としたことを特徴とするデータ処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027285A JPS61190647A (ja) | 1985-02-20 | 1985-02-20 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027285A JPS61190647A (ja) | 1985-02-20 | 1985-02-20 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61190647A true JPS61190647A (ja) | 1986-08-25 |
Family
ID=12299063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3027285A Pending JPS61190647A (ja) | 1985-02-20 | 1985-02-20 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190647A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076084A (ja) * | 1993-03-22 | 1995-01-10 | Compaq Computer Corp | フルパイプライン共起メモリ制御器 |
-
1985
- 1985-02-20 JP JP3027285A patent/JPS61190647A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076084A (ja) * | 1993-03-22 | 1995-01-10 | Compaq Computer Corp | フルパイプライン共起メモリ制御器 |
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