JPS61191111A - スイツチド・キヤパシタ回路 - Google Patents
スイツチド・キヤパシタ回路Info
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- JPS61191111A JPS61191111A JP2939385A JP2939385A JPS61191111A JP S61191111 A JPS61191111 A JP S61191111A JP 2939385 A JP2939385 A JP 2939385A JP 2939385 A JP2939385 A JP 2939385A JP S61191111 A JPS61191111 A JP S61191111A
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- circuit
- operational amplifier
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- feedback circuit
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- 239000003990 capacitor Substances 0.000 title claims abstract description 29
- 230000003111 delayed effect Effects 0.000 claims description 10
- 230000001934 delay Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 230000010354 integration Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 102220142796 rs146462954 Human genes 0.000 description 1
- 102220097500 rs876658362 Human genes 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、抵抗やインダクタを用いずにアナログ信号の
増幅や積分等の処理を行うスイッチド・キャパシタ回路
の回路構成に関する。
増幅や積分等の処理を行うスイッチド・キャパシタ回路
の回路構成に関する。
従来の技術
スイッチド・キャパシタ回路はモノリシック集積化が可
能なアナログ回路として注目されている。この回路のア
ナログ演算精度は構成素子として用い、る演算増幅器の
オフセット電圧、キャパシタの容量比精度、及び回路の
各節点と基板接地間の浮遊容量によって支配される。
能なアナログ回路として注目されている。この回路のア
ナログ演算精度は構成素子として用い、る演算増幅器の
オフセット電圧、キャパシタの容量比精度、及び回路の
各節点と基板接地間の浮遊容量によって支配される。
第２ａ図は演算増幅器のオフ七ソト電圧と浮遊容量がア
ナログ演算精度に影響しないようにした従来の回路であ
って、１は非反転入力端子１２が接地された演算増幅器
（ＯＡと略称）、２は入力回路、３は帰還回路である。
ナログ演算精度に影響しないようにした従来の回路であ
って、１は非反転入力端子１２が接地された演算増幅器
（ＯＡと略称）、２は入力回路、３は帰還回路である。
第２ｂ図は第２ａ図の各スイッチの開閉を制御する２相
クロックパルスのタイミン図であって、クロックφとク
ロックｊは互いに逆相でしかも重ならないよう、遅延時
間Ｔｄをもっている。第２ａ図において、スイッチ２２
２、スイッチ２３０、スイッチ２．３１はクロックパル
スφによってオンとなるスイッチである。演算増幅器１
は、クロックパルスφの期間中はその反転入力端子月と
出力端ｒ・１：つがスイッチ２３０によって短絡される
ので電圧利得１のバッファ増幅器として作動し、その非
反転入力端子１２が接地されているので、演算増幅器自
体のオフセット電圧ＶＯＳを出力する。
クロックパルスのタイミン図であって、クロックφとク
ロックｊは互いに逆相でしかも重ならないよう、遅延時
間Ｔｄをもっている。第２ａ図において、スイッチ２２
２、スイッチ２３０、スイッチ２．３１はクロックパル
スφによってオンとなるスイッチである。演算増幅器１
は、クロックパルスφの期間中はその反転入力端子月と
出力端ｒ・１：つがスイッチ２３０によって短絡される
ので電圧利得１のバッファ増幅器として作動し、その非
反転入力端子１２が接地されているので、演算増幅器自
体のオフセット電圧ＶＯＳを出力する。
このオフセット電圧ＶＯ８はキャパシタＣ２２とキャパ
シタＣ２３に図示とは逆の極性で充電される。
シタＣ２３に図示とは逆の極性で充電される。
スイッチ２２］ 、！：スイノチ２３２はクロックパル
スφによってオンとなるスイッチである。従って、入力
電圧源５はキャパシタＣ２２に接続され、キャパシタＣ
２３は演算増幅器Ｉの帰還路を形成する。この時の入力
電圧をＶＳ、演算増幅器１の出。
スφによってオンとなるスイッチである。従って、入力
電圧源５はキャパシタＣ２２に接続され、キャパシタＣ
２３は演算増幅器Ｉの帰還路を形成する。この時の入力
電圧をＶＳ、演算増幅器１の出。
力電圧をＶＯとすると、節点Ｈの電圧は、演算増幅器１
の仮想接地の条件より、オフセット電圧Ｖｏｓとなって
いるので、キャパシタＣ２２の電荷の変化量は、△Ｑ
２２ ＝Ｃ２２（Ｖｓ −Ｖｏｓ ）十Ｃ２２Ｖｏｓ−
Ｃ２２Ｖｓであり、キャパシタＣ２３の電荷の変化量は
△Ｑ２３−Ｃ２３（Ｖｏ −Ｖｏｓ ）＋Ｃ２３Ｖｏｓ
＝ Ｃ２３Ｖｏとなる。
の仮想接地の条件より、オフセット電圧Ｖｏｓとなって
いるので、キャパシタＣ２２の電荷の変化量は、△Ｑ
２２ ＝Ｃ２２（Ｖｓ −Ｖｏｓ ）十Ｃ２２Ｖｏｓ−
Ｃ２２Ｖｓであり、キャパシタＣ２３の電荷の変化量は
△Ｑ２３−Ｃ２３（Ｖｏ −Ｖｏｓ ）＋Ｃ２３Ｖｏｓ
＝ Ｃ２３Ｖｏとなる。
電荷保存の法則より、△Ｑ２２＋△Ｑ ２３ ＝ ０で
あるので、Ｖｏ ＝−（Ｃ２２／ Ｃ２３） Ｖ５が導
出され、りａツクパルスφ時に第２ａ図の回路は利得Ｃ
２２／Ｃ２：３を有する反転増幅器として作用すること
が明らかである。又、クロックパルスφ時のオフセット
電圧はクロックパルスφ時のそれと相殺されて出力には
現われない。第２Ｃ図は、−１■の電圧源が入力に接続
された時の出力電圧の波形図である。
あるので、Ｖｏ ＝−（Ｃ２２／ Ｃ２３） Ｖ５が導
出され、りａツクパルスφ時に第２ａ図の回路は利得Ｃ
２２／Ｃ２：３を有する反転増幅器として作用すること
が明らかである。又、クロックパルスφ時のオフセット
電圧はクロックパルスφ時のそれと相殺されて出力には
現われない。第２Ｃ図は、−１■の電圧源が入力に接続
された時の出力電圧の波形図である。
発明が解決しようとする問題点
この従来の回路は、簡単な回路構成によって、オフセッ
ト電圧ＶＯ５を相殺できる利点を有するが、第２ｃ図の
波形図に示されるように、クロックパル１８時毎に演算
増幅器１の出力電圧がそのオフセット電圧Ｖｏｓ （通
常、数ｍＶから２０ｍＶ）にリセットされるので、高速
の動作あるいは大振幅の動作にはスルーレ−１・の大き
い演算増幅器が必要となる。本発明はこの問題を解決す
べくなされたもので、クロックパル１６時に演算増幅器
をリセット状態にすることなくそのオフセット電圧を相
殺することによって、高速な動作を可能にするスイソチ
ド・キャパシタ回路全提供することを目的としている。
ト電圧ＶＯ５を相殺できる利点を有するが、第２ｃ図の
波形図に示されるように、クロックパル１８時毎に演算
増幅器１の出力電圧がそのオフセット電圧Ｖｏｓ （通
常、数ｍＶから２０ｍＶ）にリセットされるので、高速
の動作あるいは大振幅の動作にはスルーレ−１・の大き
い演算増幅器が必要となる。本発明はこの問題を解決す
べくなされたもので、クロックパル１６時に演算増幅器
をリセット状態にすることなくそのオフセット電圧を相
殺することによって、高速な動作を可能にするスイソチ
ド・キャパシタ回路全提供することを目的としている。
問題点を解決するための手段
第１図は本発明のブｏ 、７り図であって、１は非反転
入力端子１２が接地された演算増幅器、２は入力回路、
３は帰還回路、４は遅延帰還回路、５は入力電圧源であ
る。入力回路２の構成は第２ａ図の従来の回路と同じで
あるが、帰還回路：うは、演算増幅器１の出力端子１３
と反転入力端子１）を短絡するスイッチ（第２ａ図のス
イッチ２３０）は含まない。
入力端子１２が接地された演算増幅器、２は入力回路、
３は帰還回路、４は遅延帰還回路、５は入力電圧源であ
る。入力回路２の構成は第２ａ図の従来の回路と同じで
あるが、帰還回路：うは、演算増幅器１の出力端子１３
と反転入力端子１）を短絡するスイッチ（第２ａ図のス
イッチ２３０）は含まない。
作 用
第１図の回路も、第２ｂ図の２相クロックパルスに同期
して作動し、入力回路２と帰還回路３および演−算増幅
器１はクロックパルスφ時に入力信号を増幅あるいは積
分する回路を構成する。遅延帰還回路４はこの時の出力
をキャパシタに充電し、次のφクロックパルス時に充電
された出力を演算増幅器の反転入力端子ＩＩに印加する
と共に新たな帰還回路を形成する。演算増幅器１に帰還
回路が接続′されていれば、その非反転入力端子には仮
想接地の条件が成立し、非反転入力端ｒ−の電圧は演Ω
増幅器のオフセット電圧となる。従って、演算増幅器１
の反転入力端−ｆ−１）は、クロックパルスφとクロッ
クパルス必時は常にそのオフ七７１・電圧Ｖｏｓとなっ
ている。
して作動し、入力回路２と帰還回路３および演−算増幅
器１はクロックパルスφ時に入力信号を増幅あるいは積
分する回路を構成する。遅延帰還回路４はこの時の出力
をキャパシタに充電し、次のφクロックパルス時に充電
された出力を演算増幅器の反転入力端子ＩＩに印加する
と共に新たな帰還回路を形成する。演算増幅器１に帰還
回路が接続′されていれば、その非反転入力端子には仮
想接地の条件が成立し、非反転入力端ｒ−の電圧は演Ω
増幅器のオフセット電圧となる。従って、演算増幅器１
の反転入力端−ｆ−１）は、クロックパルスφとクロッ
クパルス必時は常にそのオフ七７１・電圧Ｖｏｓとなっ
ている。
このオフセット電圧Ｖｏｓをクロックパルスφ時に入力
回路２と帰還回路３のキャパシタに充電させておぎ、こ
れを次のφクロックパルス時における端子１）のオフセ
ット電圧と相殺すれば、オフセット電圧を含まない出力
電圧が演算増幅器１の出力端子１３から得られる。クロ
ックパル１６時の出力電圧は、遅延帰還回路４の構成と
クロックパルスφ時の出力電圧によって定まるので、両
者の電圧がほぼ等しくなるように遅延帰還回路を構成す
れば、演算増幅器１の上記スルーレートに関する問題は
解消される。以下、実施例によって遅延帰還回路の構成
を示す。
回路２と帰還回路３のキャパシタに充電させておぎ、こ
れを次のφクロックパルス時における端子１）のオフセ
ット電圧と相殺すれば、オフセット電圧を含まない出力
電圧が演算増幅器１の出力端子１３から得られる。クロ
ックパル１６時の出力電圧は、遅延帰還回路４の構成と
クロックパルスφ時の出力電圧によって定まるので、両
者の電圧がほぼ等しくなるように遅延帰還回路を構成す
れば、演算増幅器１の上記スルーレートに関する問題は
解消される。以下、実施例によって遅延帰還回路の構成
を示す。
実施例
第３図は本発明の第１の実施例の回路図である。各スイ
ッチの横に書かれているφとφは当該スイ・チの作動す
るタロツクパルスを示す。
ッチの横に書かれているφとφは当該スイ・チの作動す
るタロツクパルスを示す。
この記法は第４図の第２の実施例にも共通している。遅
延帰還回路１は、φクロ、クパルス時の出力を充電し、
これをａクロックパルス時に演算増幅器１に印加するた
めのキャパシタＣ３５と、４２０１７時に帰還路を形成
するためのキャパシタＣ３４とで構成されている。第２
ａ図の動作説明で述べた電荷保存の法則を演算増幅器の
反転入力端子１）に適用すれば、４２０１７時の出力電
圧Ｖ３（φ）と、８クロック時の出力電圧ｖ３（φ）は
次の様になる。
延帰還回路１は、φクロ、クパルス時の出力を充電し、
これをａクロックパルス時に演算増幅器１に印加するた
めのキャパシタＣ３５と、４２０１７時に帰還路を形成
するためのキャパシタＣ３４とで構成されている。第２
ａ図の動作説明で述べた電荷保存の法則を演算増幅器の
反転入力端子１）に適用すれば、４２０１７時の出力電
圧Ｖ３（φ）と、８クロック時の出力電圧ｖ３（φ）は
次の様になる。
ここで、Ｖｌ（φ）は４２０１７時の入力信号源５の電
圧、Ｖｏｓは演算増幅器１のオフセット電圧を表わす。
圧、Ｖｏｓは演算増幅器１のオフセット電圧を表わす。
第（１）式と第２式は、第３図の回路が４２０１７時は
オフセット電圧を補償した電圧利得Ｃ３２／Ｃ３３を有
する反転増幅器として、込クロック時はこの出力を再び
Ｃ３５／Ｃ３４倍に増幅する非反転増幅器としてそれぞ
れ作用することを示している。今、キャパシタＣ３４と
キャパシタＣ３５として容量が等しいものを使用すれば
、４２０１７時の出力Ｖ３（φ）とめクロック時の出力
Ｖ３ （勾の差は２ Ｖｏｓとなる。この差、２ Ｖｏ
ｓは小さいので、演算増幅器のスルーレ−１・に関する
問題は緩和される。
オフセット電圧を補償した電圧利得Ｃ３２／Ｃ３３を有
する反転増幅器として、込クロック時はこの出力を再び
Ｃ３５／Ｃ３４倍に増幅する非反転増幅器としてそれぞ
れ作用することを示している。今、キャパシタＣ３４と
キャパシタＣ３５として容量が等しいものを使用すれば
、４２０１７時の出力Ｖ３（φ）とめクロック時の出力
Ｖ３ （勾の差は２ Ｖｏｓとなる。この差、２ Ｖｏ
ｓは小さいので、演算増幅器のスルーレ−１・に関する
問題は緩和される。
第４図は本発明の第２の実施例であって、演算増幅器１
と入力回路２および帰還回路３からなるスイッチド・キ
ャパシタ積分器に、第３図と同じ遅延帰還回路４を接続
した回路である。
と入力回路２および帰還回路３からなるスイッチド・キ
ャパシタ積分器に、第３図と同じ遅延帰還回路４を接続
した回路である。
キャパシタＣ４３とキャパシタＣ４４およびキャパシタ
Ｃ４５は同じ容量のキャパシタであるとしくＣ４３＝
Ｃ４４＝ Ｃ４５）、演算増幅器ｌの反転入力端子１）
に電荷保存の法則を適用すれば、時刻ｎ（第２ｂ図のタ
ロツクパルスのタイミング図参照）における出力電圧Ｖ
４ （１ｚ）と、クロックの半周期前の出力電圧Ｖ４（
ｙ＋−、）は次のように求められる。
Ｃ４５は同じ容量のキャパシタであるとしくＣ４３＝
Ｃ４４＝ Ｃ４５）、演算増幅器ｌの反転入力端子１）
に電荷保存の法則を適用すれば、時刻ｎ（第２ｂ図のタ
ロツクパルスのタイミング図参照）における出力電圧Ｖ
４ （１ｚ）と、クロックの半周期前の出力電圧Ｖ４（
ｙ＋−、）は次のように求められる。
Ｃ４２（３１
Ｖ／Ｉ （＃）＝ Ｖ４ （ｎ −１＞ −コ（ゴ
ーフ１−ヲ１Ｖｌ （ＩＩＩＶ、Ｉ （ｊｌ、−、、
）＝Ｖ４ （ｎ−２）１２ Ｖｏｓ 団ここで、
Ｖ、１（７２−１）とＶ／１（７２−２）は時刻（ｎ−
１）と時刻（ｎ−２）における出力電圧をそれぞれ表わ
し、Ｖｌ（７７）は時刻ｎにおける入力電圧源５の電圧
を表わしている。第（３）式と第（４）式は、第４図の
回路が４２０１７時にはオフセット電圧の補償された反
転積分器として、ｉクロ、り時にはホールド回路として
作動することをそれぞれ示している。一般に、積分器で
は積分時定数を信号の周期よりも充分大きくし、又、ク
ロックの周波数は信号周波数に比して充分高いので、出
力電圧はクロック毎に□急激に変化することはなく、従
って、この実施例でも演算増幅器のスルーレートの問題
は遅延帰還回路４を用いることによって解消されている
。
ーフ１−ヲ１Ｖｌ （ＩＩＩＶ、Ｉ （ｊｌ、−、、
）＝Ｖ４ （ｎ−２）１２ Ｖｏｓ 団ここで、
Ｖ、１（７２−１）とＶ／１（７２−２）は時刻（ｎ−
１）と時刻（ｎ−２）における出力電圧をそれぞれ表わ
し、Ｖｌ（７７）は時刻ｎにおける入力電圧源５の電圧
を表わしている。第（３）式と第（４）式は、第４図の
回路が４２０１７時にはオフセット電圧の補償された反
転積分器として、ｉクロ、り時にはホールド回路として
作動することをそれぞれ示している。一般に、積分器で
は積分時定数を信号の周期よりも充分大きくし、又、ク
ロックの周波数は信号周波数に比して充分高いので、出
力電圧はクロック毎に□急激に変化することはなく、従
って、この実施例でも演算増幅器のスルーレートの問題
は遅延帰還回路４を用いることによって解消されている
。
発明の詳細
な説明したように、本発明によれば、スルーレートの高
い演算増幅器を用いなくても、演算増幅器のオフセット
電圧を補償した高速のアナログ信号処理が１げ能であり
、増幅器、積分器、フィルタ等への応用」二極めて有用
である。
い演算増幅器を用いなくても、演算増幅器のオフセット
電圧を補償した高速のアナログ信号処理が１げ能であり
、増幅器、積分器、フィルタ等への応用」二極めて有用
である。
第１図は本発明のスイッチド・キャパシタ回路のブロッ
ク図、第２ａ図はオフセット電圧を補償した従来の回路
図、第２ｂ図は２相クロ。 クバルスのタイミング図、第３図は本発明の第１の実施
例であって、オフセット電圧を補償したスイッチド・キ
ャパシタ増幅器の回路図、第４′図は本発明の第２の実
施例であって、オフセ、７１′ ソパト電圧を補償したスイッチド・キャパシタ積分器の
回路図。 第１図、第３図、第４図において、１は非反転入力端子
が接地された演算増幅器、２は入力回路、３は帰還回路
、４は遅延帰還回路である。
ク図、第２ａ図はオフセット電圧を補償した従来の回路
図、第２ｂ図は２相クロ。 クバルスのタイミング図、第３図は本発明の第１の実施
例であって、オフセット電圧を補償したスイッチド・キ
ャパシタ増幅器の回路図、第４′図は本発明の第２の実
施例であって、オフセ、７１′ ソパト電圧を補償したスイッチド・キャパシタ積分器の
回路図。 第１図、第３図、第４図において、１は非反転入力端子
が接地された演算増幅器、２は入力回路、３は帰還回路
、４は遅延帰還回路である。
Claims (1)
- 非反転入力端子（１２）が接地された演算増幅器（１）
と、２相クロックパルスで作動するスイッチとキャパシ
タからなる入力回路（２）と帰還回路（３）とで構成さ
れるスイッチド・キャパシタ回路において、演算増幅器
（１）と入力回路（２）と帰還回路（３）とからなる主
回路の出力を遅延して再び演算増幅器（１）に入力する
キャパシタとスイッチ、及び新たに帰還回路を形成する
キャパシタとスイッチとで構成される遅延帰還回路（４
）を接続したスイッチド・キャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2939385A JPS61191111A (ja) | 1985-02-19 | 1985-02-19 | スイツチド・キヤパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2939385A JPS61191111A (ja) | 1985-02-19 | 1985-02-19 | スイツチド・キヤパシタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61191111A true JPS61191111A (ja) | 1986-08-25 |
Family
ID=12274893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2939385A Pending JPS61191111A (ja) | 1985-02-19 | 1985-02-19 | スイツチド・キヤパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61191111A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632816A (en) * | 1979-08-28 | 1981-04-02 | Fujitsu Ltd | Variable attenuator |
-
1985
- 1985-02-19 JP JP2939385A patent/JPS61191111A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5632816A (en) * | 1979-08-28 | 1981-04-02 | Fujitsu Ltd | Variable attenuator |
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