JPS6119178B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、複数のアドレス可能な行導体（例え
ば、第６図の６２３乃至６７３）； プル・アツプ回路（例えば６１４）に接続され
た出力列導体（例えば６３８）を含む複数の列導
体（例えば６３８乃至６４６）； 供給基準電位に接続されて、論理アレイに流れ
る電流に供給リターンを与えるリターン列導体
（例えば６４６）； 該出力列導体と該リターン列導体との間にある
中間列導体（例えば６４０乃至６４４）；及び 隣接した列導体を接続し、前記行導体上の信号
に応答して前記出力列導体と前記リターン列導体
との間に選択的に導電路を与える複数の選択的に
配置されたトランジスタ（例えば６２３乃至６７
３）を備え、前記行導体がバイナリ・アドレス部
（例えば６４９）及びデコーダ・アドレス部（例
えば６５３）を形成し、バイナリ・アドレス部の
トランジスタが前記出力列導体（例えば６３８）
と前記リターン列導体（例えば６４０）との間に
ギヤツプを有する導電路を規定し、かつ前記デコ
ーダ・アドレス部のトランジスタが該ギヤツプを
選択的に閉成する集積化論理アレイに係る。

本願明細書において用いられる用語“論理アレ
イ”は、リード・オンリー・メモリ（ROM）、プ
ログラムされた論理アレイ（PLA）及びランダ
ム・アクセス・リード／ライト・メモリ
（RAM）を意味する。ここで述べられるリード・
オンリー・メモリ（ROM）においては、出力ノ
ードでの出力電圧のレベルは出力回路の負荷イン
ピーダンスと出力回路のインピーダンスとアレイ
の回路網のインピーダンスとの比（レシオ）に依
存している。そのような回路網はデータに従つて
選択的に位置する電界効果トランジスタを有する
導電性の行と列に配置され、電界効果トランジス
タは行導上の信号に応答して選択された２つの列
の間の電流路を与えている。このような配置を有
する論理アレイは、“Read−Only Memory
Arrays In Which Ａ Portion of the Memory
−Addressing Circuitry is Integral to the
Array”とタイトルされたR.H.HeerenのU.S.
Patent3618050で説明されている。

集積回路論理アレイはかなりの分布抵抗と寄生
容量を呈する。電流は比較的高い負荷インピーダ
ンスを通つて流れ、そしてトランジスタ回路網に
よる所定のシーケンスにおいて供給リターン路に
スイツチされている。アレイからの出力電圧レベ
ルは回路網を通る電流路により決定される。回路
網はその導通状態時にかなり大きな抵抗を有し、
それ故に出力電圧が回路網を通る全ての通路に関
して十分低いレベルに落ちることを保証するため
に比較的高い負荷インピーダンスが用いられる。
アレイ容量と外部負荷容量はかなり大きいもので
ある。これらの容量はアレイの出力ノードと並列
であり、高い負荷抵抗と結合した時アレイの速度
に悪影響を与える長い充電速度時定数を生じさせ
る。レシオ論理アレイのスイツチング速度に対す
る容量の影響を減少させる試みは、“Voltage
Sensitive Isolation for Static Logic Circiut”
とタイトルされたR.H.HeerenのU.S.
Patent3944848に説明されている。

本発明によると、上記の論理アレイの動作速度
が、以下の構成によつて向上する。その構成と
は、前記出力列導体の両端が、プル・アツプ回路
（例えば６１４，６６０）に接続され、リターン
列導体６４６の両端が前記供給基準電位に接続さ
れ、前記行導体が、同じバイナリ信号によつてア
ドレスされる一対の同様のバイナリ・アドレス部
（例えば６４９，６６９）を形成し、前記デコー
ダ・アドレス部が該アドレス部間に配置され、か
つ一方のバイナリ・アドレス部（例えば６４９）
のトランジスタが他方のバイナリ・アドレス部
（例えば６６９）の各トランジスタに並列に接続
されているものである。

前記一対のバイナリ・アドレス部の並列接続さ
れ動作するトランジスタが、出力列導体の両端の
プル・アツプ回路とリターン列導体の両端の基準
電位との間の最大インピーダンスを低め、それに
よつて論理アレイの動作速度が向上する。

従来の論理アレイの単純化された一部分が第１
図と第２図に示されている。２つの平行な列導体
１１０と１１２とは幾つかの電界効果トランジス
タ１１４，１１６，１１８及び１２０の電極を介
して接続されており、これらの電界効果トランジ
スタのゲートは平行な行導体１２４，１２６，１
２８及び１３０を介してＮデコーダ（図示されて
いない）の１つの出力によつて選択的に付勢され
ている。列導体１１０の一方の端は“プル・アツ
プ”負荷抵抗１３４を介してＶ_DD電位に接続さ
れ、列導体１１２の一方の端は電力供給リターン
路に接続されている。トランジスタ１１４が
“ON”である時、列導体１１０と１１２によりも
たらされる抵抗は最小である。しかるに、トラン
ジスタ１２０が“ON”である時、列導体の全抵
抗が直列になる。各列導体に直列抵抗は値Ｒを有
している。出力ノード１３６での電圧がアドレス
されたトランジスタ１２０が“ON”である時十
分に低くなることを保証するため、負荷抵抗１３
４は比較的高い値でなければならない。この“最
悪”条件が第２図に例示されており、列導体抵抗
１１０Ｒと１１２Ｒとがトランジスタ抵抗１２０
Ｒと直列になつている。直列抵抗１１０Ｒ，１１
２Ｒ，１２０Ｒの和と負荷抵抗１３４との比はノ
ード１３６での定常状態出力電圧のlow電圧を決
定している。更に、導体１１０と１１２は寄生容
量１１０Ｃと１１２Ｃを有する。回路を流れる電
流が中断した時、寄生容量１１０Ｃは負荷低抗１
３４を介して充電される。この容量を充電するに
要求される時間は負荷抵抗１３４に直列な列導体
１１０の直列抵抗部分に直接に関係し、この値が
低いとより高い周波数応答を与える。

第３図は、２つの回路網３１２と３１２ａを含
む従来のレシオ論理アレイ３１０の構成図であ
る。回路網３１２は、抵抗値がＶ_GG電圧レベルに
よつて設定される負荷インピーダンスとして接続
された電界効果トランジスタ３１６を有する出力
回路３１４を含む。EFT３１６のソースはＶ_DD
電位に接続され、そのドレインは外部負荷（図示
されていない）に接続されている出力ノード３１
８に出力を与えている。負荷容量３２０は出力ノ
ード３１８と電力供給リターン路との間に現れ
る。更に、出力回路は、論理回路３１２の分布容
量が充電しうる電圧を設定する役割をする第２の
FET３２２を含む。FET３２２の特性は、ドレ
イン電位がＶ_REFに維持されているベース電圧の
閾値以内である時導電が断たれるようなものであ
る。従つて、回路網３１２を流れる電流が中断さ
れる時、論理回路網３１２の分布寄生容量はトラ
ンジスタ３１６と３２２を介してＶ_DDからＶ_REF
以下のある閾値迄充電されるであろう。その後、
回路網３１２は出力電圧が増加した速度で立上る
よう出力ノード３１８から接続が切り離される。
類似な出力回路の動作のより詳細な説明に関して
は、前述のHeeren特許No.3944848を参照された
い。第３図のアレイの第２の回路網３１２ａは同
様な出力回路３１４ａに接続されそして回路網３
１２と出力回路３１４と同様な機能を有する回路
網３１２ａと出力回路３１２ａはサフイツクス
“ａ”を付した同じ数字符号により示されてい
る。

回路網３１２は、選択的に配置された電界効果
トランジスタのベースに接続されている行導体３
２３，３２５，３２７及び３２９からなる第１の
領域を含むものとして考えることができる。例え
ば、行導体３２３はトランジスタ３３４と３３６
のベースに接続されている。行導体と直交し行導
体とは絶縁されている平行な列導体３３８，３４
０，３４２，３４４及び３４６があり、アレイ・
トランジスタの電極がその間に接続されている。
例えば、トランジスタ３３４のソースは列導体３
３８に接続され、このトランジスタのドレインは
列導体３４０に接続されている。アレイの列導体
３３８は出力回路３１４のスイツチングFET３
２２のドレインに接続され、列導体３４６は電力
供給リターン路の一方端に接続されている。従つ
て、回路網３１２を通る導電路は出力ノード３１
８における電圧をlowにする。この電圧レベルを
得るためには少なくとも１つの“ON”状態FET
が隣接列導体３３８−３４０，３４０−３４２，
３４２−３４４及び３４４−３４６の各対になけ
ればならない。

行導体は、アドレス計画に従つて２つの分離し
たグループ若しくは領域に配置される。前述した
ように、第１の領域３４９はバイナリ信号、即ち
バイナリ信号のダイレクト及びコンプリメント出
力でアドレスされる導体３２３，３２５，３２７
及び３２９を含む。このバイナリ・アドレスに応
答して、ある選択されたいくつかのFETが
“ON”状態になり隣接列導体を有効に接続し、一
方他のFETは“OFF”状態である。トランジス
タは、各バイナリ・アドレスに関しFETの全て
が回路網３１２を通る導電路における“ギヤツ
プ”をなす隣接列導体間を“OFF”するよう配
置されている。隣接列導体間のこの“ギヤツプ”
は、行導体３２４，３２６，３２８及び３３０上
の信号に応答してスイツチされるFET３５０と
３５２を含むところの第２の若しくはデータ・領
域３６９におけるトランジスタによつて選択的に
閉成される。これらの行導体はＮデコーダの１つ
によつてアドレスされ、Ｎデコーダは行導体の１
つの上の信号がその行導体にベースが接続されて
いる全てのFETを付勢するようにしている。
“ON”状態FETが導電ギヤツプ間にある場合に
おいては、電流は回路網３１２を通つて流れて出
力ノード３１８における電圧レベルをlowに引つ
ぱる。デコーダ信号がステツプした時、回路網３
１２における“ギヤツプ”は再設定される。ノー
ド３１８における出力電圧はFET３１６の抵抗
と出力容量３２０と寄生アレイ容量との大きさに
よつて実質的に決定される速度で立上ることは理
解されよう。

列導体３４６は論理回路網３１２に関する共通
電力リターン路としての役割をなし、リターン接
続から最大距離にあるFET３５２が導体３４６
と３４８との間に電流を流す時には最大抵抗を呈
する。この状態での列導体３４６の総抵抗はＲと
して表される。同様にFET３５０が“ON”状態
である時電流は列導体３３８の全長を通つて流れ
そして導体３３８の最大抵抗が負荷抵抗即ち
FET３１６に直列であることになる。説明の便
宜上、第１の列導体の抵抗値はＲとして表され
る。列導体３３８と３４６の両方によつてもたら
される“最悪”の最大抵抗値は2Rである。この
“最悪”の場合に対するために、FET３１６の低
抗値は、出力ノード３１８での電圧が論理回路網
３１２が導通状態である時に十分に低いことを保
証するよう比較的高く設定されている。しかし、
前述したように高い負荷抵抗は寄生容量及び出力
容量２０を充電するために必要な時間を増加させ
アレイ３１０の総合周波数応答を低下させるとい
う点で不利である。

第４図に例示されているものは回路網の速度を
増加させる特有な構成を含む第１図の回路に類似
な論理アレイの一部分である。行導体の両方の端
は“プル・アツプ”抵抗４３４と４３５を介して
Ｖ_DDに接続されている。トランジスタ４１４，４
１６，４１８及び４２０は列導体４１０と４１２
との間に介在しておりそしてＮデコーダ（図示さ
れていない）の１つにより発生された行導体４２
４，４２６，４２８及び４３０上の信号によつて
スイツチされる。列導体４１２によつてもたらさ
れる最大抵抗値は導体の中央のトランジスタが
“ON”になつた時生ずる。そのような状態におい
て、導体４１２の２つの半分が並列になる。即
ち、導体抵抗４１２RAと４１２RBとは並列であ
る。その総有効抵抗値はＲ／４、即ち｛（Ｒ／
２）^-1＋（Ｒ／２）｝^-1である。Ｖ_DD電位に対し論
理回路網の最大直列抵抗値のこの減少は第１図の
回路と比較したとき負荷抵抗４３４と４３５の値
に比例した減少を可能にする。寄生容量４１０
CA，４１０CB，４１８Ｃ，４１２CA及び４１
２CBの動的充電は、容量の充電電流が流れる抵
抗値が減少するからより速く達成される。

第３図のものに対応する第６図の構成素子は百
の桁が図面番号に対応するもので＋と−の桁は同
じ符号が示されている（即ち、例えば３１２−６
１２，３２０−６２０等）。出力列導体６３８は
その第２の端で出力“プル・アツプ”回路６１４
に類似な構成の電圧“プル・アツプ”回路６６０
に接続されている。“プル・アツプ”抵抗６６０
は第３図のFET３２２との接続において述べた
それと類似な方法で回路網６１２を“プル・アツ
プ”回路６６０からデカツプリングしているアレ
イ・デカツプリングFET６６４の他に負荷抵抗
としての役割をするようバイアスされたトランジ
スタ６６２を含む。

行導体６２３，６２５，６２７及び６２９のグ
ループ６４９は行導体６７０，６７１，６７２及
び６７３のグループ６６９と同様にバイナリ信号
によつてアドレスされる。バイナリ信号によつて
アドレスされるデコーダ部６４９と６６９とは同
一のトランジスタ構成を有する。従つて、回路網
６１２のデコーダ部６４９と６６９とは、行導体
６２４，６２６，６２８及び６３０を含むデータ
領域６５３に適用されるステツプ・デコーダ信号
に応答してスイツチされるトランジスタによつて
短絡されるところの開放回路若しくは“ギヤツ
プ”を設定するよう一致して応答する。実際上
は、領域６４９と６６９とは、極めて多くのトラ
ンジスタと行導体とを有するデータ領域６５３と
比較して比較的少数のトランジスタとそれに対応
する少数の行導体とを含む。

第４図と第５図の回路との関連で前述したそれ
と類似な方法において、列導体６４８の両方の端
は電力供給リターン路に接続されている。従つ
て、電流は行導体６２４，６２６，６２８及び６
３０上のデコーダ信号によつてアドレスされた
“ON”状態トランジスタを通つてそして列導体６
３８，６４０，６４２，６４４及び６４６によつ
て設定された並列路を通つて回路網６１２のデコ
ーダ部６４９と６６９を電力供給リターン路へと
流れる。“ギヤツプ”に隣接する列導体各々は電
力供給リターン路への並列路の他にＶ_DD“プル・
アツプ”回路６１４，６６０への並列路を提供し
ているから、“最悪状態”の抵抗値は第３図の回
路のそれの約1/4である。論理回路網の寄生容量
の動的充電時間は第２の“プル・アツプ”回路６
６０によつて更に減少される。第４図と第５図の
回路との関連で説明したそれと類似な方法におい
て、“プル・アツプ”回路６６０の位置はＶ_DDか
らアレイの寄生容量への抵抗値を減少させてい
る。直列抵抗値におけるこの減少はアレイ容量が
より速く充電されることを可能にしている。

第６図の回路の特性は、金属酸化物シリコン
（MOS）技術によつて実現された構造を例示する
第７Ａ図と第７Ｂ図とを考察した後より十分に理
解されよう。第７図において、金属走行線は点線
によつて示され、一方ドープ領域は実線で示され
ている。各トランジスタのゲート酸化物は斜線領
域によつて示され、２つの交叉する素子の間の相
互接続は内部に“×”印を有する小さい四角
（□×）で示されている。第６図の記号表示素子に
対応する実際の素子は百の桁が図面番号（即ち、
７）に対応し＋と−の桁が同じ数字の符号で示さ
れている（例えば６２３−７２３，６７１−７７
１等）。

回路網７１２は導体７２３，７２５，７２７及
び７２９を有するデコーダ領域を含む。行導体に
直交して延在するものは列導体７３８，７４０，
７４２，７４４及び７４６を形成するドープ領域
である。金属導体７９０は“Ｕ”形状であり、ア
レイ７１０の三方の側に沿つている。導体７９０
は回路網７１２と７１２ａの各々に関する電力供
給リターン路を提供しているドープ領域７４６と
７４６ａの各々の両端に接続されている。

回路網７１２の第２の“プル・アツプ”回路７
６０は第１の“プル・アツプ”回路７１４の反対
のアレイ側を位置している。アレイの各々は平行
な金属走行線７９２，７９４及び７９６によつて
共通に接続されており、それらの金属走行線は
“Ｕ”形状ありアレイの三方の側に向いている。
金属走行線７９２，７９４及び７９６は夫々“プ
ル・アツプ”回路７１４，７１４ａ，７６０及び
７６０ａに関しＶ_DD、Ｖ_GG及びＶ_REF電圧を提供
している。例示の構造はアレイの両側での“プ
ル・アツプ”回路７１４，７１４ａ，７６０及び
７６０ａの配置の他に金属導体７９０，７９２，
７９４及び７９６の配線のために全アレイにより
占められる物理的領域を増加させていることに気
づかれよう。アレイの第２のデータ領域からなる
行導体７７０，７７１，７７２及び７７３の付加
は更に回路によつて占められる領域を増加させて
いる。この配置は、アレイの一方の側に沿つての
み金属導体を走らせることにより最小の可能なウ
エハ面積を維持することに重要性をおく従来技術
の教示と対照的である。アレイによつて占められ
るいくらかの物理的面積の増加の不利は著しい速
度の増加によつて埋め合わされる。

動作において、回路網７１２のデータ領域７４
９と７６９とは同じバイナリ信号によつてアドレ
スされるトランジスタの位置は同じであるから、
各バイナリ・アドレスされた領域は回路網におけ
る開放路若しくは“ギヤツプ”に隣接の列導体の
両端で低抵抗路を効果的に提供している。例示さ
れた構造は、回路網の抵抗のかなりの減少による
増加した速度の特性を有する論理アレイを生む。

本発明は、実施態様によつて特に示され説明さ
れたが、本発明の技術的範囲から逸脱することな
く種々の変形が可能なことは理解されよう。

【図面の簡単な説明】

第１図は従来技術の論理アレイの一部の構成図
である。第２図は選択さされた動作モードにおけ
る第１図に例示した素子の特性を示す図である。
第３図は従来技術の論理アレイの回路図である。
第４図は本発明の論理アレイの一部を示す構成図
である。第５図は選択された動作モードにおける
第４図で例示の素子の特性を示す図である。第６
図は本発明の特徴を含む論理アレイの回路図であ
る。第７Ａ図及び第７Ｂ図は金属酸化物シリコン
（MOS）技術によつて実施された第６図の回路の
例を示す図である。 〔主要部分の符号の説明〕、行導体……４２
４，４２６，４２８，４３０、列導体……４１
０，４１２、トランジスタ……４１４，４１６，
４１８，４２０。

Claims (1)

1. 【特許請求の範囲】 １ 複数のアドレス可能な行導体（例えば、第６
   図の６２３乃至６７３）； プル・アツプ回路（例えば６１４）に接続され
   た出力列導体（例えば６３８）を含む複数の列導
   体（例えば６３８乃至６４６）； 供給基準電位に接続されて、論理アレイに流れ
   る電流に供給リターンを与えるリターン列導体
   （例えば６４６）； 該出力列導体と該リターン列導体との間にある
   中間列導体（例えば６４０乃至６４４）；及び 隣接した列導体を接続し、前記行導体上の信号
   に応答して前記出力列導体と前記リターン列導体
   との間に選択的に導電路を与える複数の選択的に
   配置されたトランジスタ（例えば６２３乃至６７
   ３）を備え、前記行導体がバイナリ・アドレス部
   （例えば６４９）及びデコーダ・アドレス部（例
   えば６５３）を形成し、バイナリ・アドレス部の
   トランジスタが前記出力列導体（例えば６３８）
   と前記リターン列導体（例えば６４０）との間に
   ギヤツプを有する導電路を規定し、かつ前記デコ
   ーダ・アドレス部のトランジスタが該ギヤツプを
   選択的に閉成する集積化論理アレイにおいて、 前記出力列導体の両端が、プル・アツプ回路
   （例えば６１４，６６０）に接続され、リターン
   列導体６４６の両端が前記供給基準電位に接続さ
   れ、前記行導体が、同じバイナリ信号によつてア
   ドレスされる一対の同様のバイナリ・アドレス部
   （例えば６４９，６６９）を形成し、前記デコー
   ダ・アドレス部が該アドレス部間に配置され、か
   つ一方のバイナリ・アドレス部（例えば６４９）
   のトランジスタが他方のバイナリ・アドレス部
   （例えば６６９）の各トランジスタに並列に接続
   されていることを特徴とする論理アレイ。 ２ 特許請求の範囲第１項に記載の論理アレイに
   おいて、 前記アレイ（例えば第７図示のもの）が、
   MOS技術に従つて構成され、前記列導体が離間
   した細長いドープ領域（例えば７３８乃至７４
   ６）であり、前記行導体が離間した金属通路（例
   えば７２３乃至７７３）であり、かつ前記トラン
   ジスタが電界効果トランジスタであることを特徴
   とする論理アレイ。