JPS61192113A - レ−ト変換デイジタル・フイルタ - Google Patents
レ−ト変換デイジタル・フイルタInfo
- Publication number
- JPS61192113A JPS61192113A JP3226085A JP3226085A JPS61192113A JP S61192113 A JPS61192113 A JP S61192113A JP 3226085 A JP3226085 A JP 3226085A JP 3226085 A JP3226085 A JP 3226085A JP S61192113 A JPS61192113 A JP S61192113A
- Authority
- JP
- Japan
- Prior art keywords
- rate conversion
- digital filter
- conversion digital
- delay
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 46
- 238000005070 sampling Methods 0.000 abstract description 7
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000001228 spectrum Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000001914 filtration Methods 0.000 description 2
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の目的
産業上の利用分野
本発明は、画像信号のディジタル処理回路等で使用する
レート変換ディジタル・フィルタに関するものである。
レート変換ディジタル・フィルタに関するものである。
従来の技術
レート変換ディジタル・フィルタは、基本波とその高調
波から成る入力信号のうち基本波の所定数倍の高調波成
分のみを通過させる機能を有しており、画像信号のディ
ジタル処理回路等において使用される。
波から成る入力信号のうち基本波の所定数倍の高調波成
分のみを通過させる機能を有しており、画像信号のディ
ジタル処理回路等において使用される。
例えば、Ａ／Ｄ変換回路の後段に配置されるＮ（整数）
倍レート変換ディジタル・フィルタは、サンプリング周
期のＮ分の１の遅延量を有する遅延回路群を備えたトラ
ンスバーサル・フィルタから成り、サンプリングによっ
て生じた高調波成分を含む周波数成分のうち、サンプリ
ング周波数（基本波）のＮの倍数の高調波のまわりに存
在するものだけを通過させる構成となっている。
倍レート変換ディジタル・フィルタは、サンプリング周
期のＮ分の１の遅延量を有する遅延回路群を備えたトラ
ンスバーサル・フィルタから成り、サンプリングによっ
て生じた高調波成分を含む周波数成分のうち、サンプリ
ング周波数（基本波）のＮの倍数の高調波のまわりに存
在するものだけを通過させる構成となっている。
４倍レート変換ディジタル・フィルタの場合、第３図に
例示するように、入力端子ＩＮに供給されたディジタル
信号をサンプリング周期（Ｔ ｓ ）の１７４の遅延量
を有する遅延回路ｄ１〜ｄ７の縦列接続回路に通し、所
定量遅延された信号相互を加算回路ａｌ−ａ７と係数回
路に１〜に４により所定の算法で合成し、出力端子ＯＵ
Ｔに出力する構成となっている。
例示するように、入力端子ＩＮに供給されたディジタル
信号をサンプリング周期（Ｔ ｓ ）の１７４の遅延量
を有する遅延回路ｄ１〜ｄ７の縦列接続回路に通し、所
定量遅延された信号相互を加算回路ａｌ−ａ７と係数回
路に１〜に４により所定の算法で合成し、出力端子ＯＵ
Ｔに出力する構成となっている。
すなわち、第４図（Ａ）に示すように、サンプリング周
波数ｆｓとその各高調波のまわりに分布する周波数成分
を含む信号が入力端子ＩＮに供給されると、第４図（Ｂ
）に示すように、４の倍数（４，８，１２・・・）の次
数の高調波のまわりに分布する周波数成分のみが出力端
子ＯＵＴから出力される。
波数ｆｓとその各高調波のまわりに分布する周波数成分
を含む信号が入力端子ＩＮに供給されると、第４図（Ｂ
）に示すように、４の倍数（４，８，１２・・・）の次
数の高調波のまわりに分布する周波数成分のみが出力端
子ＯＵＴから出力される。
発明が解決しようとする問題点
上記従来のレート変換ディジタル・フィルタは、帯域内
許容リップル量、帯域外所望減衰量、帯域端における減
衰特性の所望急峻度等に関し高性能化を図る場合、遅延
回路の所要段数が増加して回路が大規模となり、製造コ
ストが上昇するという問題がある。
許容リップル量、帯域外所望減衰量、帯域端における減
衰特性の所望急峻度等に関し高性能化を図る場合、遅延
回路の所要段数が増加して回路が大規模となり、製造コ
ストが上昇するという問題がある。
発明の構成
問題点を解決するための手段
上記従来技術の問題点を解決する本発明のレート変換デ
ィジタル・フィルタは、低倍率のレート変換ディジタル
・フィルタを複数段縦列接続して所望の最終倍率を得る
ことにより、回路規模を縮小して製造コストを下げるよ
うに構成されている。
ィジタル・フィルタは、低倍率のレート変換ディジタル
・フィルタを複数段縦列接続して所望の最終倍率を得る
ことにより、回路規模を縮小して製造コストを下げるよ
うに構成されている。
以下、本発明の作用を実施例によって詳細に説明する。
実施例
第１図は、本発明の一実施例の４倍レート変換ディジタ
ル・フィルタの構成を示す回路図である。
ル・フィルタの構成を示す回路図である。
この４倍レート変換ディジタル・フィルタは、２倍レー
ト変換ディジタル・フィルタｌＯと２０を縦列接続する
ことに構成されている。
ト変換ディジタル・フィルタｌＯと２０を縦列接続する
ことに構成されている。
この４倍レート変換ディジタル・フィルタにおいては、
第３図に例示した従来の４倍レート変換ディジタル・フ
ィルタと同等の濾波特性を実現するのに必要な最小段数
の遅延回路が使用されている。
第３図に例示した従来の４倍レート変換ディジタル・フ
ィルタと同等の濾波特性を実現するのに必要な最小段数
の遅延回路が使用されている。
この４倍レート変換ディジタル・フィルタの前段には、
高調波成分を発生させる適宜な手段、例えばＡ／Ｄ変換
回路が配置されているものとする。
高調波成分を発生させる適宜な手段、例えばＡ／Ｄ変換
回路が配置されているものとする。
前段の２倍レート変換ディジタル・フィルタ１０におい
ては、Ａ／Ｄ変換回路のサンプリング周期の半分（Ｔｓ
／２）の遅延量を有する遅延回路１１．１２が縦列接続
され、入力信号及びこれが上記各遅延回路でそれぞれＴ
ｓ／２とＴｓだけ遅延されたものが加算回路１３．１４
及び係数回路１５．１６によって所定の算法で合成され
る。
ては、Ａ／Ｄ変換回路のサンプリング周期の半分（Ｔｓ
／２）の遅延量を有する遅延回路１１．１２が縦列接続
され、入力信号及びこれが上記各遅延回路でそれぞれＴ
ｓ／２とＴｓだけ遅延されたものが加算回路１３．１４
及び係数回路１５．１６によって所定の算法で合成され
る。
後段の２倍レート変換ディジタル・フィルタ２０におい
ては、Ｔ ｓ ／ ４の遅延量を有する遅延回路２１．
２２が縦列接続され、前段からの入力信号及びこれが上
記各遅延回路でそれぞれＴ ｓ ／ ４とＴ ｓ ／
２だけ遅延されたものが加算回路２３゜２４及び係数回
路２５．２６により所定の算法で合成される。
ては、Ｔ ｓ ／ ４の遅延量を有する遅延回路２１．
２２が縦列接続され、前段からの入力信号及びこれが上
記各遅延回路でそれぞれＴ ｓ ／ ４とＴ ｓ ／
２だけ遅延されたものが加算回路２３゜２４及び係数回
路２５．２６により所定の算法で合成される。
前段の２倍レート変換ディジタル・フィルタ１０に供給
されるディジタル信号は、その前段のＡ／Ｄ変換回路に
おいて対応のアナログ信号がサンプリング周波数ｆｓで
サンプリングされてディジタル化されたものであるため
、第２図の周波数スペクトラム（Ａ）で例示するように
−、サンプリング周波数ｆｓとその各高調波のまわりに
分布する周波数成分を含んでいる。ただし、エリアシン
グを防止するため、Ａ／Ｄ変換前のアナログ信号からｆ
ｓ ／ ２以上の高周波成分が除去されているので、
各高調波のまわりに存在する信号帯域幅はｆ３に制限さ
れて重なりを生じていない。
されるディジタル信号は、その前段のＡ／Ｄ変換回路に
おいて対応のアナログ信号がサンプリング周波数ｆｓで
サンプリングされてディジタル化されたものであるため
、第２図の周波数スペクトラム（Ａ）で例示するように
−、サンプリング周波数ｆｓとその各高調波のまわりに
分布する周波数成分を含んでいる。ただし、エリアシン
グを防止するため、Ａ／Ｄ変換前のアナログ信号からｆ
ｓ ／ ２以上の高周波成分が除去されているので、
各高調波のまわりに存在する信号帯域幅はｆ３に制限さ
れて重なりを生じていない。
第２図（Ｂ）に示すように、基本波ｒｓの高調波のうち
２の倍数の次数を有するもの（２ｆ ｓ。
２の倍数の次数を有するもの（２ｆ ｓ。
４ｆｓ、５ｆｓ・・）のまわりの周波数成分だけが前段
の２倍レート変換ディジタル・フィルタ１０を通過し、
後段の２倍レート変換ディジタル・フィルタ２０に供給
される。
の２倍レート変換ディジタル・フィルタ１０を通過し、
後段の２倍レート変換ディジタル・フィルタ２０に供給
される。
後段の２倍レート変換ディジタル・フィルタ２０に供給
される信号（Ｂ）は、基本波２ｆｓとその高調波成分を
含むものにレート変換されている。
される信号（Ｂ）は、基本波２ｆｓとその高調波成分を
含むものにレート変換されている。
基本波２ｆｓの高調波のうち、第２図（Ｃ）に示すよう
に、２の倍数（２，４，６・・・）の次数を有するする
もの（４ｆｓ、８ｆｓ、１２ｆｓ−・・）のまわりの周
波数成分のみが、後段の２倍レート変換ディジタル・フ
ィルタ２０を通過する。
に、２の倍数（２，４，６・・・）の次数を有するする
もの（４ｆｓ、８ｆｓ、１２ｆｓ−・・）のまわりの周
波数成分のみが、後段の２倍レート変換ディジタル・フ
ィルタ２０を通過する。
このように、２倍レート変換ディジタル・フィルタｌＯ
と２０を縦列接続することにより最終倍率４のレート変
換が実現される。
と２０を縦列接続することにより最終倍率４のレート変
換が実現される。
前述のように、本実施例の４倍レート変換ディジタル・
フィルタは、第３図に例示した従来の４倍レート変換デ
ィジタル・フィルタと同等の濾波特性を実現するように
構成されている。すなわち、本実施例の４倍レート変換
ディジタル・フィルタ内の係数回路１５．１６．２５及
び２６の係数値α、β、Ｔ及びδと、第３図の４倍レー
ト変換ディジタル・フィルタ内の係数回路に１〜に４の
係数（ＬＥＡ、Ｂ、Ｃ，Ｄとは、Ａ−βδ、Ｂ＝βδ＋
βγ、Ｃ−αδ＋βγ＋βδ、Ｄ−αδ＋αγ＋βδの
対応関係が成り立つ。
フィルタは、第３図に例示した従来の４倍レート変換デ
ィジタル・フィルタと同等の濾波特性を実現するように
構成されている。すなわち、本実施例の４倍レート変換
ディジタル・フィルタ内の係数回路１５．１６．２５及
び２６の係数値α、β、Ｔ及びδと、第３図の４倍レー
ト変換ディジタル・フィルタ内の係数回路に１〜に４の
係数（ＬＥＡ、Ｂ、Ｃ，Ｄとは、Ａ−βδ、Ｂ＝βδ＋
βγ、Ｃ−αδ＋βγ＋βδ、Ｄ−αδ＋αγ＋βδの
対応関係が成り立つ。
第１図の４倍レート変換ディジタル・フィルタは、第３
図に示した従来の４倍レート変換ディジタル・フィルタ
と比較して、遅延回路と加算回路がいずれも３個ずつ少
なくてすみ、その分回路規模が縮小され、安価になる。
図に示した従来の４倍レート変換ディジタル・フィルタ
と比較して、遅延回路と加算回路がいずれも３個ずつ少
なくてすみ、その分回路規模が縮小され、安価になる。
高度の特性を実現するために、遅延回路の縦列段数が増
加するほど、本発明による回路規模縮小の効果が顕著に
なる。
加するほど、本発明による回路規模縮小の効果が顕著に
なる。
また、前段のフィルタ１０の動作速度は後段のフィルタ
２０の動作速度の半分になるので、安価な低速の素子を
使用できる。
２０の動作速度の半分になるので、安価な低速の素子を
使用できる。
以上４倍レート変換の場合を例示したが、２倍レート変
換ディジタル・フィルタと３倍レート変換ディジタル・
フィルタを縦列接続した６倍のレート変換ディジタル・
フィルタや、２倍レート変換ディジタル・フィルタを３
段縦列接続した８倍のレート変換ディジタル・フィルタ
など、他の適宜な倍率のディジタル・フィルタも実現で
きる。
換ディジタル・フィルタと３倍レート変換ディジタル・
フィルタを縦列接続した６倍のレート変換ディジタル・
フィルタや、２倍レート変換ディジタル・フィルタを３
段縦列接続した８倍のレート変換ディジタル・フィルタ
など、他の適宜な倍率のディジタル・フィルタも実現で
きる。
発明の効果
以上詳細に説明したように、本発明のレート変換ディジ
タル・フィルタは、低倍率のレート変換ディジタル・フ
ィルタを複数段縦列接続して所望の最終倍率を得る構成
であるから、回路規模が縮小され製造コストが低下する
。
タル・フィルタは、低倍率のレート変換ディジタル・フ
ィルタを複数段縦列接続して所望の最終倍率を得る構成
であるから、回路規模が縮小され製造コストが低下する
。
また、前段の動作速度が低速になるため、その公安価な
低速の素子を使用でき設計も容易になるという効果もあ
る。
低速の素子を使用でき設計も容易になるという効果もあ
る。
第１図は本発明の一実施例の４倍レート変換ディジタル
・フィルタの構成を示す回路図、第２図は第１図のフィ
ルタの動作を説明するための周波数スペクトラム、第３
図は従来の４倍レート変換ディジタル・フィルタの構成
を示す回路図、第４図は第３図のフィルタの動作を説明
するための周波数スペクトラムである。 １０．２０・・２倍レート変換ディジタル・フィルタ、
１１，１２，２１．２２・・遅延回路、１３．１４，２
３．２４・・加算回路、１５，１６．２５．２６・・係
数回路。
・フィルタの構成を示す回路図、第２図は第１図のフィ
ルタの動作を説明するための周波数スペクトラム、第３
図は従来の４倍レート変換ディジタル・フィルタの構成
を示す回路図、第４図は第３図のフィルタの動作を説明
するための周波数スペクトラムである。 １０．２０・・２倍レート変換ディジタル・フィルタ、
１１，１２，２１．２２・・遅延回路、１３．１４，２
３．２４・・加算回路、１５，１６．２５．２６・・係
数回路。
Claims (1)
- 所望の最終倍率よりも低い倍率のレート変換ディジタル
・フィルタを複数段縦列接続し、所望の最終倍率を実現
することを特徴とするレート変換ディジタル・フィルタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226085A JPS61192113A (ja) | 1985-02-20 | 1985-02-20 | レ−ト変換デイジタル・フイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226085A JPS61192113A (ja) | 1985-02-20 | 1985-02-20 | レ−ト変換デイジタル・フイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61192113A true JPS61192113A (ja) | 1986-08-26 |
Family
ID=12354038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226085A Pending JPS61192113A (ja) | 1985-02-20 | 1985-02-20 | レ−ト変換デイジタル・フイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61192113A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204160A (ja) * | 1987-02-19 | 1988-08-23 | Yokogawa Electric Corp | デジタルフイルタ |
| JPH01501436A (ja) * | 1987-05-06 | 1989-05-18 | ジェンラッド・インク | ディジタル信号合成器 |
| JPH0250507A (ja) * | 1988-08-10 | 1990-02-20 | Kyocera Corp | サンプリング周波数変換器 |
| JPH02257712A (ja) * | 1989-03-30 | 1990-10-18 | Sony Corp | サンプリングレート変換装置 |
| US5272655A (en) * | 1991-05-29 | 1993-12-21 | U.S. Philips Corporation | Sample rate converting filter |
| JPH06302344A (ja) * | 1993-04-14 | 1994-10-28 | Nec Kansai Ltd | プリント基板への端子取付構造 |
-
1985
- 1985-02-20 JP JP3226085A patent/JPS61192113A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204160A (ja) * | 1987-02-19 | 1988-08-23 | Yokogawa Electric Corp | デジタルフイルタ |
| JPH01501436A (ja) * | 1987-05-06 | 1989-05-18 | ジェンラッド・インク | ディジタル信号合成器 |
| JPH0250507A (ja) * | 1988-08-10 | 1990-02-20 | Kyocera Corp | サンプリング周波数変換器 |
| JPH02257712A (ja) * | 1989-03-30 | 1990-10-18 | Sony Corp | サンプリングレート変換装置 |
| US5272655A (en) * | 1991-05-29 | 1993-12-21 | U.S. Philips Corporation | Sample rate converting filter |
| JPH06302344A (ja) * | 1993-04-14 | 1994-10-28 | Nec Kansai Ltd | プリント基板への端子取付構造 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Bellanger et al. | Interpolation, extrapolation, and reduction of computation speed in digital filters | |
| US5673044A (en) | Cascaded recursive transversal filter for sigma-delta modulators | |
| US4872129A (en) | Digital decimation filter | |
| US4896320A (en) | Filter bank for frequency demultiplexing in multiple channels | |
| US4317092A (en) | Recursive low pass digital filter | |
| CA2160045A1 (en) | Parallel Cascaded Integrator-Comb Filter | |
| US7302459B2 (en) | Method and apparatus for digital sample rate conversion | |
| US3928755A (en) | Low pass nonrecusine digital filter | |
| US5440503A (en) | Digital filtering circuit operable as a three-stage moving average filter | |
| US4972356A (en) | Systolic IIR decimation filter | |
| US4580128A (en) | Digital signal processing device | |
| JP3223188B2 (ja) | 積の数を減らすことによりディジタルフィルタバンクの電力消費を減らす方法 | |
| WO1994023492A1 (en) | Decimation filter | |
| US5191334A (en) | Sampling frequency conversion apparatus | |
| JPH03297212A (ja) | デジタル信号のサンプリング周波数の変換方法 | |
| JPS61192113A (ja) | レ−ト変換デイジタル・フイルタ | |
| Saramaki et al. | Multiplier-free decimator algorithms for superresolution oversampled converters | |
| Wei et al. | Frequency-response masking filters based on serial masking schemes | |
| GB2180114A (en) | Digital filters | |
| Jovanović-Doleček | Design of multiplierless comb compensators with magnitude response synthesized as sinewave functions | |
| Harris | Reduce energy requirements by coupling a poly-phase pre-filter and cic filter in high-performance Sigma-Delta A/D converters | |
| Park | A real-time implementation of half-band filters to obtain 18-20 bit resolution from the DSP56ADC16 sigma-delta A/D converter | |
| US5453741A (en) | Sampling frequency converter | |
| Dolecek | Multistage decimation filter with decreased complexity and improved aliasing rejection | |
| GB2159014A (en) | Switched capacitor filter |