JPS61192146A - デジタル・ライン・レシーバー - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル信号レシーバ−１特にバイポーラ入力
信号を検出してそれに対応するロジカルのピント・スト
リームを発生するデジタル・ライン・レシーバーに関す
る。

〔従来技術の問題点〕

日常業務が複雑化するにつれてオフィス通信コントロー
ラにおけるより高速のデジタル・アクセスが要求される
ようになり、生産性の改善の必要性も増してきている。

この高速性に応える現行のローカル・エリア・ネットワ
ーク（ＬＡＮ）は費用と混雑の面で制限されている。

また、このような解決手段は一般的にボイス・サービス
の統合に適していない。

従来のＬＡＮによる解決手段に代わるものとして、全て
のボイスとデータのサービスを集中コントローラにまと
め、安価な標準組込ツイストペア線を利用して必要な相
互接続を行う手段がある。こｄ方法は概して伝送の低ボ
ーレートに制限される点に問題がある。標準のツイスト
ペア線の制限された伝送容量にかかわらず集中コントロ
ーラはツイストペア線に対して２゜５６Ｍｂ／Ｓデジタ
ル・ライン・インターフェースの両側を実行するよう要
求されている。

従って、本発明の主目的は少なくとも ２．５６Ｍｂ／Ｓの伝送率をもつよう標準ツイストペア
線に対するインターフェースとして作動するデジタル・
ライン・レシーバーを提供することにある。

また、本発明はデータ検出器に対するアイ・オープニン
グを最大限に維持しながら同相ノイズを拒絶する差動入
力増幅器を備えたデジタル・ライン・レシーバーを提供
する。

更に、本発明は差動増幅器のスレッショルド作動レベル
を乱すような高周波ノイズパルスに対しある程度の不感
性をもったデジタル・ライン・レシーバーを提供する。

更にまた、本発明はバイポーラ入力信号の正と負のピー
ク間で最大の信号ダイナミックレンジと最小の不整合を
達成するために主に所定の差動に応答するデジタル・ラ
イン・レシーバーを提供する。

本発明は従来技術の問題点を実質的に解決し、上記目的
を達成するものである０本発明のデジタル・ライン・レ
シーバーは次の各構成を備えている。

ア）バイポーラ信号源に接続可能な一対の信号端子と、
それぞれが反対側の信号端子に互い違いに接続された一
対の基準端子と、バイポーラ信号の所定の差動に応じて
パルス列を発生する出力部とを含むコンパレータ手段、
イ）バイポーラ信号の所定量を受けるべく対応する信号
端子にそれぞれ接続された一対の入力端子と、信号に対
応するスレッショルド電圧を発生させ、その電圧を対応
する基準端子に伝える一対の出力部とを含むピーク検出
手段・ つ）各基準端子を反対側の信号端子に互い違いに接続し
、スレッショルド電圧に対応するチャージを受け、これ
により信号端子に入力されるバイポーラ信号が代数的に
対応スレッショルド電圧と加算されて所定の差動以上に
なりバイポーラ信号の信号とノイズの比を増加させるキ
ャパシタ手段。

〔実施例〕

第１図に示すデジタル・ライン・レシーバー（ｌＯ）に
は、導体（１４）　、　（１５）をそれぞれ備えた標準
ツイストペア（１３）としての電話線に接続した一対の
入力端子（１１）　、　（１２）が設けられている。

ペア（１３）は、第１図に理想フオームで示す交番マー
ク反転コード化パルス（１６）　、　（１７）からなる
信号ストリームの伝送に使用される。ペア（１３）の容
量、抵抗、誘導効果を受けた後端子（１１）。

（１２）に入力される典型的な信号は第２８図中にバイ
ポーラ信号（１８）　、　（１９）として示されている
。

レシーバ−（１０）は、端子（１１）　、　（１２）の
電圧にそこに加えられる平均ピーク電圧の５０％以上の
差がある時は常に論理“１”を検出する。第２ａ図にお
いて信号（１８）は端子（１１）に入力され、信号（１
９）は反対の端子（１２）に入力される。

端子（１１）　、　（１２）は、２個の差動増幅器（２
０）　。

（２１）を備えた比較回路の一対の正入力部に接続され
ている。増幅器（２０）　、　（２１）は負入力部に接
続された一対の基準端子（２２）　、　（２３）も含む
。第１図に示されていないが、増幅器（２０）　、　（
２１）は端子（１１）　、　（１２）に加えられる差動
電圧に対する感度より同相モード電圧に対する感度がか
なり低い、同相モード電圧は同じ極性をもつ電圧のこと
であり、差動電圧は反対の極性をもつ電圧のことである
。レシーバ−（１０）において信号（１８）　、　（１
９）は正負のゴーイングピーク間で最大の信号ダイナミ
ックレンジと最小の不整合を達成するために主として差
動信号である。

等価の抵抗（２５）　、　（２６）とさらに低い値の抵
抗（２７）からなる分圧器が端子（１１）　、　（１２
）間に亘って接続されている。この構成では、入力され
たバイポーラ信号はすべて増幅器（２０）　、　（２］
、）の正入力部に与えられ、その一部は抵抗（２５）　
、　（２６）　。

（２７）の結合部へ送られる。従って、抵抗（２５）と
（２７）の結合部の信号電圧は端子（１２）に対して端
子（１１）のピーク電圧の５０％より若干高い。同様に
、抵抗（２６）　、　（２７）の結合部の信号電圧は端
子（１１）に対して端子（１２）のピーク電圧の５０％
より若干高いことになる。分圧器（２４）の低減された
信号電圧は一対の差動増幅器（３０）　、　（３１）を
備えたピーク検出器（２９）に入力される。各増幅器（
３０）　、　（３１）は抵抗（２５）　、　（２７）の
結合部と抵抗（２６）　。

（２７）の結合部にそれぞれ接続された一対の入力端子
（３２）　、　（３３）を含む。第２の対の入力端子（
３４）　。

（３５）は各増幅器の基準入力部とし作用し、反対側の
入力端子に互違いに接続されている。従って、端子（３
４）は直列の抵抗（３６）とバイアス・キャパシタ（３
７）を介して端子（１２）に接続され、端子（３５）は
直列の抵抗（３８）とバイアス・キャパシタ（３９）を
介して端子（１１）に接続されている。従って、回路導
体と電力レール間の浮遊容量と増幅器（２０）　、　（
２１）の同相レンジ以外、端子（１１）はピーク検出器
の増幅器（３１）の作動の接地基準とみなされ、端子（
１２）はピーク検出器の増幅器（３０）の接地基準とみ
なされる。

抵抗（２７）の目的はピーク検出器（２９）の上記ロス
・メカニズムと増幅器（３０）　、　（３１）の非常に
高い同相の拒絶不作用を補償することにある。従って、
端子（３２）に入力される正の発信信号は増幅器（３０
）からの出力を発生させ、それはＮＰＮトランジスタ（
４２）のベースに与えられ、その結果このトランジスタ
がＯＮＬ、、キャパシタ（３７）が抵抗（３６）を介し
て電圧（Ｖｃ）にチャージされる。

電圧（Ｖｃ）は端子（１２）に対する端子（１１）のピ
ーク電圧から増幅器（３０）における電圧降下分を差引
いたものに相当する。電圧（Ｖｃ）は端子（１２）に対
する端子（１１）のピーク電圧の５０％になるはずであ
る。しかし、この電圧は上記電圧降下と浮遊回路容量と
トランジスタ（４２）のエミッタ・ベース間キャパシタ
ンスのためそれより低くなる。

このようなロスは、端子（１２）に対して端子（３２）
で電圧が適度に上昇するよう抵抗（２７）の値を調整す
ることにより是正される。

以上の記載から、増幅器（３０）とトランジスタ（４２
）の組合せが低オフセツト電圧のダイオードのような役
目を果たすことが理解されよう。また、抵抗（３６）と
キャパシタ（３７）の組合せが論理回路に発生するよう
なショート・ノイズ・スパイクに対する感度を減少させ
る低域フィルターとして作用する。キャパシタ（３７）
は端子（３２）を介してスレッショルド・バイアス電圧
として増幅器（２０）に入力される検出ピーク電圧を蓄
える働きをもする。

第２図（りに示すようにバイアス電圧（Ｖｃ）の信号（
１８）に対する作用は同図（りと（りにより理解されよ
う。つまり、端子（１１）で信号はゼロから（１８”）
で示す有効最大振幅＋Ｖｃに立ち上る。

端子（１２）における同等かつ反対のピークは同時に、
（１８”）で示すように＋Ｖｃからゼロに変化する。信
号（１９）の切れ目の時、端子（１１）における信号は
（１９″）で示すようにゼロから有効最小振幅−Ｖｃに
落ちる。端子（２２）における同等かつ反対のピークは
同時に、（１９’）で示すように＋Ｖｃから＋２Ｖｃに
変化する。その結果、端子（１１）　。

（２２）の差動入力が第２図（りの波形（１８”）で示
すように一３Ｖｃから＋Ｖｃに変化する。

各増幅器（２０）　、　（２１）の基準として反対の人
力を使用する効果は、端子（１１）　、　（１２）の電
気的中間点を接地基準として使用する従来の方法と較べ
てノイズと干渉信号を変えずに入力信号とノイズの比を
６デシベル近くまで増加させることにある。

ピーク検出器（２９）の残り半分の作動は、接地基準点
が端子（１１）であること以外は前述のものと同じであ
る。従って、増幅器（３１）とＮＰＮ　トランジスタ（
４４）の組合せがキャパシタ（３９）を電圧（Ｖｃ’）
に変えるダイオードのような作用をもつ。スレッショル
ド・バイアスとして端子（２３）に与えられる電圧（Ｖ
ｃ’）は、レシーバ−（１０）の回路が対称であるから
、端子（２２）に接続されると電圧（Ｖｃ）と同様に作
用する。

波形（４６）　、　（４７）はそれぞれ増幅器（２０）
　、　（２１）の出力であり、それらがＯＲゲート（４
８）に入力されるとその出力部から論理“１”の対応ビ
ット・ストリームが出力される。

電圧（Ｖｃ）　、　（Ｖｃ’　）がバイポーラ入力信号
のピークの変動に追従するためにはキャパシタ（３７）
　。

（３９）を一定速度で抽気する必要がある。これには、
少価のダンピング・キャパシタの充電、放電を交互の行
う公知の固体スイッチを使用すればよい。キャパシタ（
３７）の場合、ＰチャンネルＦ　Ｅ　Ｔ　（５０）がそ
れと補完的なＮチャンネルＦＥＴ（５０’）と並列に接
続され、そのドレーン（５１）　、　（５１’）が端子
（２２）に、そしてそのソース（５２）、　（５２’）
がそれと補完的な一対のＮチャンネル、ＰチャンネルＦ
　Ｅ　Ｔ　（５４）　、　（５４’　）のドレーン（５
３）　、　（５３”）に接続されている。後者のＦＥＴ
も互いに並列で、そのソース（５５）　、　（５５°）
は端子（１２）に接続されている。Ｆ　Ｅ　Ｔ　（５４
）　、　（５４’）のソース・ドレーン間にダンピング
・キャパシタ（５６）が接続されている。

上記ＦＥＴスイッチの作動タイミングを調節するために
時計パルスＣＬＫ、ＣＬＫで示すトリガー信号がゲー）
　（５７）　、　（５７°）と（５８）　、　（５８″
）に交互に入力される。適当なＣＬＫとＣＬＫのパルス
がＦ　Ｅ　Ｔ　（５０）　、　（５０”）を作動させ、
これによりキャパシタ（３７）が放電し、キャパシタ（
５６）が充電する。その後、時計パルスの極性を反転さ
せることによりＦ　Ｅ　Ｔ　（５０）　、　（５０’　
）が切られ、ＣＬＫ、ＣＬＫがゲート（５８）　、　（
５８°）に入力されるとＦ　Ｅ　Ｔ　（５４）　、　（
５４”）が作動する。従って、キャパシタ（５６）はＦ
　Ｂ　Ｔ　（５４）　、　（５４°）が作動している間
放電することになる。

キャパシタ（３９）の周期的な部分放電はキャパシタ（
３７）の上記態様と同様に、固体スイッチとして構成さ
れた対応するＰおよびＮチャンネルＦ　Ｅ　Ｔ　（６０
）　、　（６０°）と対応するＮおよびＰチャンネルＦ
　Ｅ　Ｔ　（６１）　、　（６１“）とダンピング・キ
ャパシタ（６２）を使用して行われる。

以上に述べた実施例が本発明の思想と範囲から逸脱せず
に特定用途向けに改変できることは当業者にとって明ら
かであろう。

【図面の簡単な説明】

第１図は本発明を実施したデジタル・ライン・レシーバ
ーの回路図、第２図は同回路の電圧の理想波形を示す図
である。 ＦＬｇ、　　１

Claims (1)

1. 【特許請求の範囲】 ［１］以下の各構成を備えたデジタル・ライン・レシー
   バー（１０）、 ア）バイポーラ信号（１８）、（１９）源に接続可能な
   一対の信号端子（１１）、（１２）と、それぞれが反対
   側の信号端子に互い違いに接続され た一対の基準端子（２２）、（２３）と、バイポーラ信
   号の所定の差動に応じてパルス列を発 生する出力部（４９）とを含むコンパレータ手段（２０
   ）、（２１）、 イ）バイポーラ信号（１８）、（１９）の所定量を受け
   るべく対応する信号端子（１１）、（１２）にそれぞれ
   接続された一対の入力端子（３２）、（３３）と、信号
   に対応するスレッショルド電圧を 発生させ、その電圧を対応する基準端子 （２２）、（２３）に伝える一対の出力部とを含むピー
   ク検出手段（２９）、 ウ）各基準端子（２２）、（２３）を反対側の信号端子
   （１２）、（１１）に互い違いに接続し、スレッショル
   ド電圧に対応するチャージを受け、 これにより信号端子（１１）、（１２）に入力されるバ
   イポーラ信号（１８）、（１９）が代数的に対応スレッ
   ショルド電圧と加算されて所定の 差動以上になりバイポーラ信号（１８）、（１９）の信
   号とノイズの比を増加させるキャパシ タ手段（３７）、（３９）。 ［２］バイポーラ信号のピークの変動に追従できるよう
   にキャパシタ手段（３７）、（３９）の充電量の一部を
   周期的に放電させる手段（５０）、（５０′）、（５４
   ）、（５４′）、（５６）、（５６′）、（６０）、（
   ６０′）、（６１）、（６１′）、（６２）を更に備え
   ている請求の範囲（１）に記載のレシーバー（１０）。 ［３］キャパシタ手段（３７）、（３９）が一対のバイ
   アス・キャパシタ（３７）、（３９）からなる請求の範
   囲［２］に記載のレシーバー（１０）。 ［４］キャパシタ手段（３７）、（３９）の充電量の一
   部を放電させる手段が、 それぞれが、対応するバイアス・キャパシ タ（３７）、（３９）の端子に接続された１個の端子を
   もつ一対のダンピング・キャパシタ（５６）、（６２）
   と、 各ダンピング・キャパシタ（５６）、（６２）の自由端
   子とバイアス・キャパシタ（３７）、（３９）の他端子
   に直列に接続され、各ダンピング・キャパシタ（５６）
   、（６２）を対応するバイアス・キャパシタ（３７）、
   （３９）を一時的に接続してその充電量の一部を放電さ
   せるスイッチ手段（５０）、（５０′） を備えている請求の範囲［３］に記載のレシーバー（１
   ０）。 ［５］スイッチ手段（５０）、（５０′）、（６０）、
   （６０′）が、対応するバイアス・キャパシタ（３７）
   、（３９）との接続を断たれたときに各ダイピング・キ
   ャパシタ（５６）、（６２）を交互にショートする手段
   （５４）、（５４′）、（６１）、（６１′）を更に備
   えている請求の範囲［４］に記載のレシーバー（１０）
   。 ［６］スイッチ手段（５０）、（５０′）、（６０）、
   （６０′）が、互いに並列に接続された補完的なＮおよ
   びＰチャンネルＦＥＴ（５０）、（５０′）、（６０）
   、（６０′）の第１対と、互いに並列に接続されて補完
   的なＮ及びＰチャンネルＦＥＴ（５４）、（５４′）、
   （６１）、（６１′）の第２対とを有し、第１対と第２
   対とが直列に接続され、トランジスタの第１と第２の対
   がバイアス・キャパシタ（３７）、（３９）をブリッジ
   し、一方の対がダイピング・キャパシタ（５６）、（６
   ２）をブリッジする請求の範囲［５］に記載のレシーバ
   ー（１０）。 ［７］ピーク検出器（２９）の入力端子（３２）、（３
   ３）が、同じ抵抗値をもち、それぞれの一端が入力端子
   （１１）、（１２）の対応する一端に接続された第１と
   第２の抵抗（２５）、（２６）と、第１と第２の抵抗（
   ２５）、（２６）の自由端間とピーク検出器（２９）の
   入力端子（３２）、（３３）に亘って接続された低抵抗
   値の第３抵抗（２７）とからなる抵抗ブリッジを介して
   信号端子（３２）、（３３）に接続されている請求の範
   囲［６］に記載のレシーバー（１０）。 ［８］コンパレータ手段（２０）、（２１）が差動入力
   をもつ一対の第１差動増幅器（２０）、（２１）からな
   り、その対応入力の第１の対が入力端子（１１）、（１
   ２）の対からなり、対応入力の第２の対が基準端子（２
   ２）、（２３）の対からなる請求の範囲［７］に記載の
   レシーバー（１０）。 ［９］ピーク検出手段（２９）が差動入力をもつ一対の
   第２差動増幅器（３０）、（３１）からなり、その対応
   入力の第１の対が信号端子（１１）、（１２）に接続さ
   れた入力端子（３２）、（３３）の対からなり、対応入
   力（３４）、（３５）の第２の対がそれぞれ対応するピ
   ーク検出器出力部に接続されている請求の範囲［８］に
   記載のレシーバー（１０）。 ［１０］ピーク検出手段（２９）の各出力部が、第２の
   差動増幅器（３０）、（３１）の一方の出力端子に接続
   されたベース電極と、差動電圧源に接続されたコレクタ
   電極と、電流制限用抵抗（３６）、（３８）を介して対
   応する第１差動増幅器（２０）、（２１）の基準端子（
   ２２）、（２３）に接続されたエミッタ電極とを備えた
   トランジスタ（４２）、（４４）からなる請求の範囲［
   ９］に記載のレシーバー（１０）。 ［１１］コンパーレータ手段（２０）、（２１）の出力
   部が、論理“１”のビット・ストリームを発生する出力
   部（４９）をもつＯＲゲートの入力部に接続された第１
   差動増幅器（２０）、（２１）の別々の出力部からなる
   請求の範囲［１０］に記載のレシーバー（１０）。