JPH01147943A - データ受信回路 - Google Patents
データ受信回路Info
- Publication number
- JPH01147943A JPH01147943A JP30587987A JP30587987A JPH01147943A JP H01147943 A JPH01147943 A JP H01147943A JP 30587987 A JP30587987 A JP 30587987A JP 30587987 A JP30587987 A JP 30587987A JP H01147943 A JPH01147943 A JP H01147943A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- transformer
- transmission line
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dc Digital Transmission (AREA)
- Small-Scale Networks (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
侠Ｊじ４野
本発明はデータ伝送、とくにトランス結合伝送路を有す
るデータ伝送方式に適用されるデータ受信回路に関する
。
るデータ伝送方式に適用されるデータ受信回路に関する
。
従来技術
たとえばスターＬＡＮなどの伝送系に代表されるような
トランス結合を有する通信方式においては、受信される
交流信号を差動入力の受信回路、たとえばＡＭＤ社製モ
デルＡｍ２８ＬＳ３２やインテル社製モデルＳＮ？５１
７５などの差動入力のレシーバを用いてＴＴＬレベルな
どの２値の直流信号に変換するのが一般的である。これ
らの素子は通常、ヒステリシス特性を有するので、待機
時すなわち受信信号のない状態では、出力が一度あるレ
ベルになるとそれを維持する。しかし、電源投入時の立
上り状態や前回の受信信号の最後の遷移状態などによっ
てそのレベルが高レベルになるか、低レベルになるかが
不定であるという問題がある。
トランス結合を有する通信方式においては、受信される
交流信号を差動入力の受信回路、たとえばＡＭＤ社製モ
デルＡｍ２８ＬＳ３２やインテル社製モデルＳＮ？５１
７５などの差動入力のレシーバを用いてＴＴＬレベルな
どの２値の直流信号に変換するのが一般的である。これ
らの素子は通常、ヒステリシス特性を有するので、待機
時すなわち受信信号のない状態では、出力が一度あるレ
ベルになるとそれを維持する。しかし、電源投入時の立
上り状態や前回の受信信号の最後の遷移状態などによっ
てそのレベルが高レベルになるか、低レベルになるかが
不定であるという問題がある。
この問題を解決するため従来は、レジ−／への差動入力
間に直流バイアスをかけて出力を安定させる方法がとら
れていた。しかしこの方法においては、出力信号パルス
にパルス幅歪みが発生する。
間に直流バイアスをかけて出力を安定させる方法がとら
れていた。しかしこの方法においては、出力信号パルス
にパルス幅歪みが発生する。
したがって、とくに多段結合による長距離伝送などのシ
ステムには不利であるという欠点がある。
ステムには不利であるという欠点がある。
目 的
本発明はこのような従来技術の欠点を解消し、待機状態
における直流出力レベルを所望のレベルに安定させるデ
ータ受信回路を提供することを目的とする。
における直流出力レベルを所望のレベルに安定させるデ
ータ受信回路を提供することを目的とする。
構 成
本発明は上記の目的を達成させるため、１次側がデータ
伝送路に接続されるトランスと、１対の差動入力を有し
、トランスの２次側が一力の差動入力に接続され、トラ
ンスを介してデータ伝送路から受信される信号を直流信
号に変換して出力に出力する受信回路と、受信回路の出
力に接続され、出力の直流信号を低域フィルタを通した
のちスイッチング回路を通して他方の差動入力に帰還す
る帰還回路とを有するデータ受信回路を特徴としたもの
である。以下、本発明の一実施例に基づいて具体的に説
明する。
伝送路に接続されるトランスと、１対の差動入力を有し
、トランスの２次側が一力の差動入力に接続され、トラ
ンスを介してデータ伝送路から受信される信号を直流信
号に変換して出力に出力する受信回路と、受信回路の出
力に接続され、出力の直流信号を低域フィルタを通した
のちスイッチング回路を通して他方の差動入力に帰還す
る帰還回路とを有するデータ受信回路を特徴としたもの
である。以下、本発明の一実施例に基づいて具体的に説
明する。
本発明の詳細な説明に先立って、本発明の理解を助ける
ために従来の通信信号伝送路の様子を第３図を参照して
説明する。これは、スターＬＡＮ等のデータ伝送路１０
に多く用いられている。たとえば、ＡＮＤ社製モデモデ
ル２６ＬＳ３１やインテル社製モデルＳＮ？５１７４な
どに代表されるようなトランスミッタ１２によってトラ
ンス１４が駆動され、２個信号がデータ送信側１６から
伝送路１０に送出される。
ために従来の通信信号伝送路の様子を第３図を参照して
説明する。これは、スターＬＡＮ等のデータ伝送路１０
に多く用いられている。たとえば、ＡＮＤ社製モデモデ
ル２６ＬＳ３１やインテル社製モデルＳＮ？５１７４な
どに代表されるようなトランスミッタ１２によってトラ
ンス１４が駆動され、２個信号がデータ送信側１６から
伝送路１０に送出される。
送出された信号は、データ受信側１８においてトランス
２０を介してたとえばＡＭＩＩ社製モデルＡ＋ｓ２θＬ
Ｓ３２やインテル社製ＳＮ？５１？５などに代表される
レシーバ２２によって受信され、元の２個信号に変換さ
れる。
２０を介してたとえばＡＭＩＩ社製モデルＡ＋ｓ２θＬ
Ｓ３２やインテル社製ＳＮ？５１？５などに代表される
レシーバ２２によって受信され、元の２個信号に変換さ
れる。
ここで待機時すなわち信号のない状態では、レシーバ２
２の差動入力２４と２８の間がほぼ同じ電位になる。そ
のため、その出力２８が高レベルになるか低レベルにな
るかは不定となる。この問題を解決するために従来は、
第４図に示すようにレシーバ２２の入力側に直流バイア
スをかける方式がとられていた。ところがこの方式では
、バイアスによって信号にパルス幅歪みが発生するとい
う問題が生じていた。第５図に、バイアスをかけない場
合ルシーバ２２の差動入力信号Ｖｌ−Ｖ２と出力信号ｖ
Ｏの関係を示す、また第６図には、第４図の構成で待機
時の出力が低レベルに固定されるようにバイアスをかけ
た場合の差動入力信号Ｖｌ−Ｖ２と出力信号ｖＯの関係
を示す。
２の差動入力２４と２８の間がほぼ同じ電位になる。そ
のため、その出力２８が高レベルになるか低レベルにな
るかは不定となる。この問題を解決するために従来は、
第４図に示すようにレシーバ２２の入力側に直流バイア
スをかける方式がとられていた。ところがこの方式では
、バイアスによって信号にパルス幅歪みが発生するとい
う問題が生じていた。第５図に、バイアスをかけない場
合ルシーバ２２の差動入力信号Ｖｌ−Ｖ２と出力信号ｖ
Ｏの関係を示す、また第６図には、第４図の構成で待機
時の出力が低レベルに固定されるようにバイアスをかけ
た場合の差動入力信号Ｖｌ−Ｖ２と出力信号ｖＯの関係
を示す。
ここで、第５図および第６図における受信信号波形は同
じであるとする。両図を比較するとすぐわかるように、
バイアスをかけない状態では出力信号のデユーティが５
０％であった。しかしバイアスをかけると、このデユー
ティがこれより小さくなっている。また、逆方向にバイ
アスするとこのデユーティは大きくなる。
じであるとする。両図を比較するとすぐわかるように、
バイアスをかけない状態では出力信号のデユーティが５
０％であった。しかしバイアスをかけると、このデユー
ティがこれより小さくなっている。また、逆方向にバイ
アスするとこのデユーティは大きくなる。
本発明は、出力信号のパルス幅歪みが発生することなく
、しかも待機時の出力レベルを所望のレベルに固定する
ことを企図している。その実施例を第１図を参照して説
明する。同図において、第３図に示す構成要素と同様の
要素は同じ参照符号で示されている。たとえばスターＬ
ＡＮなどの伝送路ｌＯにトランス２０の入り側すなわち
１次側が接続されている。トランス２０の２次側は、図
示のように抵抗Ｒ３およびＲ４を通して接地されるとと
もに、レシーバ２２の非反転入力端子２４に接続されて
いる。トランス２０を介してデータ伝送路１０から受信
される信号は、基準レベル、たとえば地気レベルに対し
て正負に振動する交流信号としてレシーバ２２の非反転
入力端子２４に入力される。また、レシーバ２２の出力
２８は、抵抗Ｒ１およびコンデンサＣからなる低域フィ
ルタとダイオードＤとの並列回路を通り、さらにトラン
ジスタＱおよび抵抗Ｒ２よりなるバッファ回路を通って
レシーバ２２の反転入力端子３０に接続されている０本
実施例では、抵抗Ｒ１およびコンデンサＣからなる低域
フィルタは。
、しかも待機時の出力レベルを所望のレベルに固定する
ことを企図している。その実施例を第１図を参照して説
明する。同図において、第３図に示す構成要素と同様の
要素は同じ参照符号で示されている。たとえばスターＬ
ＡＮなどの伝送路ｌＯにトランス２０の入り側すなわち
１次側が接続されている。トランス２０の２次側は、図
示のように抵抗Ｒ３およびＲ４を通して接地されるとと
もに、レシーバ２２の非反転入力端子２４に接続されて
いる。トランス２０を介してデータ伝送路１０から受信
される信号は、基準レベル、たとえば地気レベルに対し
て正負に振動する交流信号としてレシーバ２２の非反転
入力端子２４に入力される。また、レシーバ２２の出力
２８は、抵抗Ｒ１およびコンデンサＣからなる低域フィ
ルタとダイオードＤとの並列回路を通り、さらにトラン
ジスタＱおよび抵抗Ｒ２よりなるバッファ回路を通って
レシーバ２２の反転入力端子３０に接続されている０本
実施例では、抵抗Ｒ１およびコンデンサＣからなる低域
フィルタは。
伝送路ｌＯより到来する入力信号の周期に比較してその
時定数Ｒ１・Ｃが十分に大きく設定されている。
時定数Ｒ１・Ｃが十分に大きく設定されている。
いま、待機時において、レシーバ２２の出力２８が高レ
ベルになったとする。この高レベルは、抵抗Ｒ１を通し
てコンデンサＣを充電し、これによってトランジスタＱ
が導通する。そこでレシーバ２２は、反転入力端子電圧
が非反転入力端子電圧より高くなり、出力２８は低レベ
ルになる。出力２８が低レベルになると、コンデンサＣ
に蓄積されている電荷が放電され、トランジスタＱが非
導通となって出力２８の低レベルが安定する。
ベルになったとする。この高レベルは、抵抗Ｒ１を通し
てコンデンサＣを充電し、これによってトランジスタＱ
が導通する。そこでレシーバ２２は、反転入力端子電圧
が非反転入力端子電圧より高くなり、出力２８は低レベ
ルになる。出力２８が低レベルになると、コンデンサＣ
に蓄積されている電荷が放電され、トランジスタＱが非
導通となって出力２８の低レベルが安定する。
ところで、トランス２０を介して伝送路ｌＯから信号が
受信されると、それに応じて出力２８には２値の信号が
現われる。抵抗Ｒ１およびコンデンサＣからなる低域フ
ィルタの時定数Ｒ１・Ｃは本実施例では、伝送路１０よ
り到来する交流信号の周期に比較して十分に大きく設定
されているので、コンデンサＣが入力信号によって完全
に充電されることはない、したがってトランジスタＱが
遮断状態を維持し、出力２８から出力される２値の直流
信号は乱されることなく次段に伝えられる。ここで、ダ
イオードＤはコンデンサＣに充電された電荷を速やかに
放電させ、応答性を良くするために設けられている。ま
た、非反転入力端子２４の側から見たインピーダンスと
反転入力側から見たインピーダンスが一致するように抵
抗Ｒ２の値を設定すると、オフセットのないより安定な
動作が得られる。
受信されると、それに応じて出力２８には２値の信号が
現われる。抵抗Ｒ１およびコンデンサＣからなる低域フ
ィルタの時定数Ｒ１・Ｃは本実施例では、伝送路１０よ
り到来する交流信号の周期に比較して十分に大きく設定
されているので、コンデンサＣが入力信号によって完全
に充電されることはない、したがってトランジスタＱが
遮断状態を維持し、出力２８から出力される２値の直流
信号は乱されることなく次段に伝えられる。ここで、ダ
イオードＤはコンデンサＣに充電された電荷を速やかに
放電させ、応答性を良くするために設けられている。ま
た、非反転入力端子２４の側から見たインピーダンスと
反転入力側から見たインピーダンスが一致するように抵
抗Ｒ２の値を設定すると、オフセットのないより安定な
動作が得られる。
第２図には本発明の他の実施例が示されている。この実
施例の構成では、出力２８の抵抗Ｒ１およびコンデンサ
Ｃからなる低域フィルタとトランジスタＱｌのベース電
極との間に非反転バッファ回路３２が図示のように挿入
されている。また、レシーバ２２の２つの入力端子が第
１図の実施例と逆に接続され、トランジスタＱ１の極性
が反対である。これによれば、゛レシーバ２２の出力２
８が低レベルになると、非反転バッファ回路３２の出力
３４が低レベルになるので、トランジスタＱ１が導通し
て抵抗Ｒ２に電流が流れる。したがって、レシーバ２２
の非反転入力端子３０の電圧が反転入力端子２４の電圧
より高くなる。その結果、レシーバ２２の出力２８が高
レベルになる。出力２８が高レベルになると、非反転バ
ッファ回路３２の出力３４が高レベルになり、トランジ
スタＱ１が遮断してレシーバ２２の出力２８が高レベル
で固定する。
施例の構成では、出力２８の抵抗Ｒ１およびコンデンサ
Ｃからなる低域フィルタとトランジスタＱｌのベース電
極との間に非反転バッファ回路３２が図示のように挿入
されている。また、レシーバ２２の２つの入力端子が第
１図の実施例と逆に接続され、トランジスタＱ１の極性
が反対である。これによれば、゛レシーバ２２の出力２
８が低レベルになると、非反転バッファ回路３２の出力
３４が低レベルになるので、トランジスタＱ１が導通し
て抵抗Ｒ２に電流が流れる。したがって、レシーバ２２
の非反転入力端子３０の電圧が反転入力端子２４の電圧
より高くなる。その結果、レシーバ２２の出力２８が高
レベルになる。出力２８が高レベルになると、非反転バ
ッファ回路３２の出力３４が高レベルになり、トランジ
スタＱ１が遮断してレシーバ２２の出力２８が高レベル
で固定する。
肱−１
本発明によればこのように、伝送路から信号を受信する
トランスの２次側出力を受信回路の差動入力の一万に接
続し、その直流信号出力を低域フィルタおよびスイッチ
ング回路を介して他方の差動入力に帰還している。した
がって、従来方式に見られたようなパルス幅歪みを防ぐ
ことができる。そこで、トランス結合による伝送路を多
段に構築でき、信頼性の高い長距離伝送が実現される。
トランスの２次側出力を受信回路の差動入力の一万に接
続し、その直流信号出力を低域フィルタおよびスイッチ
ング回路を介して他方の差動入力に帰還している。した
がって、従来方式に見られたようなパルス幅歪みを防ぐ
ことができる。そこで、トランス結合による伝送路を多
段に構築でき、信頼性の高い長距離伝送が実現される。
第１図は本発明によるデータ受信回路の実施例を示す機
能回路図。 第２図は本発明の他の実施例を示す第１図と同様の回路
図、 第３図は、本発明が適用可能な従来の通信信号伝送路の
様子を示す機能回路図、 第４図は従来方式によるレシーバの入力側に直流バイア
スをかける方式を示す機能回路図、第５図は、従来方式
による第３図の構成でバイアスをかけない場合のレシー
バの差動入力信号と出力信号の関係を示すグラフ、 第６図には、第４図の構成で待機時の出力が低レベルに
固定されるようにバイアスをかけた場合の差動入力信号
と出力信号の関係を示す第５図と同様のグラフである。 妻部分の 号の説明 １０、、、伝送路 ２０、、、）ランス ２２、、、レシーバ Ｃ０６，コンデンサ Ｒ１，、、抵 抗 Ｑ、、、）ランジスタ ３２、、、非反転パフ２ア回路
能回路図。 第２図は本発明の他の実施例を示す第１図と同様の回路
図、 第３図は、本発明が適用可能な従来の通信信号伝送路の
様子を示す機能回路図、 第４図は従来方式によるレシーバの入力側に直流バイア
スをかける方式を示す機能回路図、第５図は、従来方式
による第３図の構成でバイアスをかけない場合のレシー
バの差動入力信号と出力信号の関係を示すグラフ、 第６図には、第４図の構成で待機時の出力が低レベルに
固定されるようにバイアスをかけた場合の差動入力信号
と出力信号の関係を示す第５図と同様のグラフである。 妻部分の 号の説明 １０、、、伝送路 ２０、、、）ランス ２２、、、レシーバ Ｃ０６，コンデンサ Ｒ１，、、抵 抗 Ｑ、、、）ランジスタ ３２、、、非反転パフ２ア回路
Claims (1)
- 【特許請求の範囲】 １、１次側がデータ伝送路に接続されるトランスと、 １対の差動入力を有し、該トランスの２次側が該差動入
力の一方に接続され、該トランスを介して前記データ伝
送路から受信される信号を直流信号に変換して出力に出
力する受信回路と、 該受信回路の出力に接続され、該出力の直流信号を低域
フィルタを通したのちスイッチング回路を通して前記差
動入力のうちの他方に帰還する帰還回路とを有すること
を特徴とするデータ受信回路。 ２、特許請求の範囲第１項記載のデータ受信回路におい
て、前記差動入力のそれぞれから見たインピーダンスが
互いに等しく設定されていることを特徴とするデータ受
信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30587987A JPH01147943A (ja) | 1987-12-04 | 1987-12-04 | データ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30587987A JPH01147943A (ja) | 1987-12-04 | 1987-12-04 | データ受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01147943A true JPH01147943A (ja) | 1989-06-09 |
Family
ID=17950425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30587987A Pending JPH01147943A (ja) | 1987-12-04 | 1987-12-04 | データ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01147943A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812597A (en) * | 1994-09-21 | 1998-09-22 | Tut Systems, Inc. | Circuit for preventing base line wander of digital signals in a network receiver |
| US5999022A (en) * | 1995-04-17 | 1999-12-07 | Matsushita Electric Industrial Co., Ltd. | Signal transmission driver circuit, receiver circuit, and method thereof for transmitting and receiving information based on multiple periods and/or a delay function |
| US7673569B2 (en) | 2000-05-08 | 2010-03-09 | Ricoh Company, Ltd. | Method of and system for managing rack operation, method of and system for managing multistage rack, article conveyance and storage device, and computer product |
-
1987
- 1987-12-04 JP JP30587987A patent/JPH01147943A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812597A (en) * | 1994-09-21 | 1998-09-22 | Tut Systems, Inc. | Circuit for preventing base line wander of digital signals in a network receiver |
| US5999022A (en) * | 1995-04-17 | 1999-12-07 | Matsushita Electric Industrial Co., Ltd. | Signal transmission driver circuit, receiver circuit, and method thereof for transmitting and receiving information based on multiple periods and/or a delay function |
| US7673569B2 (en) | 2000-05-08 | 2010-03-09 | Ricoh Company, Ltd. | Method of and system for managing rack operation, method of and system for managing multistage rack, article conveyance and storage device, and computer product |
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