JPS61193514A - タイマ回路 - Google Patents
タイマ回路Info
- Publication number
- JPS61193514A JPS61193514A JP60033815A JP3381585A JPS61193514A JP S61193514 A JPS61193514 A JP S61193514A JP 60033815 A JP60033815 A JP 60033815A JP 3381585 A JP3381585 A JP 3381585A JP S61193514 A JPS61193514 A JP S61193514A
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- JP
- Japan
- Prior art keywords
- terminal
- output terminal
- temperature
- resistor
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000007423 decrease Effects 0.000 claims description 6
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- 238000010586 diagram Methods 0.000 description 18
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- 235000003801 Castanea crenata Nutrition 0.000 description 1
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Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はタイマ回路に関し、特に擬似スタティックＲＡ
Ｍに用いられるタイマ回路に関する。
Ｍに用いられるタイマ回路に関する。
１トランジスタ型ダイナミックＲＡＭは、スタティック
ＲＡＭに比べてメモリセルの構造が簡単であるため、お
よそ４倍の集積度が可能であシ且つ低価格という利点が
ある。ところがメモリセルがダイナミック回路で構成さ
れているので、一定時間内に全メモリセルをリフレッシ
ュしなければなラス、このリフレッシエ制御のためボー
ド上の周辺回路が複雑になるという欠点があった。この
欠点を除くため、チップ上にタイマ、リフレッシェアド
レスカウンメ等を設け、リフレッシュクロックをローレ
ベルに保つだけで自動的にリフレッシェを行う擬似スタ
ティックＲＡＭが開発されるようになりてきた。なお、
メモリセルのホールド時間はリーク電流で決まり、およ
そ１０℃の温度上昇でホールド時間は１７２ になる温
度依存性をもつ。
ＲＡＭに比べてメモリセルの構造が簡単であるため、お
よそ４倍の集積度が可能であシ且つ低価格という利点が
ある。ところがメモリセルがダイナミック回路で構成さ
れているので、一定時間内に全メモリセルをリフレッシ
ュしなければなラス、このリフレッシエ制御のためボー
ド上の周辺回路が複雑になるという欠点があった。この
欠点を除くため、チップ上にタイマ、リフレッシェアド
レスカウンメ等を設け、リフレッシュクロックをローレ
ベルに保つだけで自動的にリフレッシェを行う擬似スタ
ティックＲＡＭが開発されるようになりてきた。なお、
メモリセルのホールド時間はリーク電流で決まり、およ
そ１０℃の温度上昇でホールド時間は１７２ になる温
度依存性をもつ。
第５図は従来のタイマ回路の一例を示す回路図、第６図
はｆａＳ図におけるタイマ回路に用いられるオシレータ
の一例を示す回路図、第７図は第５図におけるタイマ回
路のタイマ周期の温度依存性を示す図でおる。
はｆａＳ図におけるタイマ回路に用いられるオシレータ
の一例を示す回路図、第７図は第５図におけるタイマ回
路のタイマ周期の温度依存性を示す図でおる。
ところが、第５図に示すＭＯＳトランジスタ（以下Ｑと
記す）、コンデンサ（以下Ｃと記す）。
記す）、コンデンサ（以下Ｃと記す）。
オシレータ１０を含んで成るタイマ回路は、ＷＸＳ図に
示すオシレータ１０の出力を分周しておシ、オシレータ
１０の発振周期およびタイマ周期が高温で長くなる温度
依存性をもつ。すなわちメモリセルのホールド時間とタ
イマ周期は、ＩＥＩ図に示すように逆の温度依存性をも
っている。
示すオシレータ１０の出力を分周しておシ、オシレータ
１０の発振周期およびタイマ周期が高温で長くなる温度
依存性をもつ。すなわちメモリセルのホールド時間とタ
イマ周期は、ＩＥＩ図に示すように逆の温度依存性をも
っている。
メモリの誤動作を避けるためには高温でメモリセルのホ
ールド時間内にリフレッシユが行われるようタイマ周期
を設定する必要がおる。しかし。
ールド時間内にリフレッシユが行われるようタイマ周期
を設定する必要がおる。しかし。
上述した従来の擬似スタティックＲＡＭは低温時に不必
要にリフレッシユを行うので、消費電力が大きくなると
いう欠点がある。
要にリフレッシユを行うので、消費電力が大きくなると
いう欠点がある。
第１の発明のタイマ回路は、ＭＯＳトラ／ジスタと、容
量と、高温になるほど抵抗値が小さくなる温度特性を有
する抵抗とから成り、前記ＭＯ８トランジスタのドレイ
ン、ゲート、ソースをそれぞれ第１の電源電位、プリチ
ャージ信号入力抱子。
量と、高温になるほど抵抗値が小さくなる温度特性を有
する抵抗とから成り、前記ＭＯ８トランジスタのドレイ
ン、ゲート、ソースをそれぞれ第１の電源電位、プリチ
ャージ信号入力抱子。
出力端子に接続し、且つ前記容量と抵抗とを１！２の電
源電位と前記出力端子との間に並列に接続している。ま
た第２の発明のタイマ回路は、ＭＯ８トランジスタと、
容量と、高温になるほど抵抗値が小さくなる温度特性を
有する抵抗とから成シ、前記ＭＯＳトランジスタのドレ
イン、ゲート、ソースをそれぞれ出力端子、リセット信
号入力端子。
源電位と前記出力端子との間に並列に接続している。ま
た第２の発明のタイマ回路は、ＭＯ８トランジスタと、
容量と、高温になるほど抵抗値が小さくなる温度特性を
有する抵抗とから成シ、前記ＭＯＳトランジスタのドレ
イン、ゲート、ソースをそれぞれ出力端子、リセット信
号入力端子。
第２の電源電位に接続し、且つ前記容量全前記出力端子
と第２の電源電位の間に接続するとともに、前記抵抗を
第１の電源電位と前記出力端子の間に接続している。
と第２の電源電位の間に接続するとともに、前記抵抗を
第１の電源電位と前記出力端子の間に接続している。
次に本発明について第１図、〜第４図を参照して説明す
る。
る。
ＩＥＩ図は本発明のタイ・マ回路の第１の実施例（第１
の発明の一実施例）を示す回路図、第２図（ａ）、Φ）
はそれぞれＩＥＩ図におけるタイマ回路の低温時、高温
時の出力波形の一例を示す波形図、第３図は第１図にお
けるタイマ回路のタイマ周期の温度依存性を示す図％ｌ
！４図は本発明のタイマ回路の第２０賽施例（第２の発
明の一実施例）を示す回路図である。
の発明の一実施例）を示す回路図、第２図（ａ）、Φ）
はそれぞれＩＥＩ図におけるタイマ回路の低温時、高温
時の出力波形の一例を示す波形図、第３図は第１図にお
けるタイマ回路のタイマ周期の温度依存性を示す図％ｌ
！４図は本発明のタイマ回路の第２０賽施例（第２の発
明の一実施例）を示す回路図である。
第１の実施例は、第１図に示すように、Ｑｌ。
Ｃ２および高温になるほど抵抗値が小さくなる温度特性
を有する（例えばスタティックＥｌ、ＡＭのメモリセル
に用いられるポリシリコン抵抗等の）抵抗（以下Ｒと記
す）３を備え、Ｑｌのドレイン。
を有する（例えばスタティックＥｌ、ＡＭのメモリセル
に用いられるポリシリコン抵抗等の）抵抗（以下Ｒと記
す）３を備え、Ｑｌのドレイン。
ゲート、ソースはそれぞれＩＥＩの電源電位（以下Ｖと
記す）５．入力端子６．出力端子７に接続され、Ｃ２と
Ｒ３とは第２の電源電位（以下Ｇと記す）８と出力端子
７との間に並列に接続されている。
記す）５．入力端子６．出力端子７に接続され、Ｃ２と
Ｒ３とは第２の電源電位（以下Ｇと記す）８と出力端子
７との間に並列に接続されている。
入力端子６にプリチャージ信号φｐ’に入力すると、纂
２図（ａ）、Φ）に示すように、プリチャージ信号φｒ
が活性化レベルにある期間に０２はＱ１全通して充電さ
れ、出力端子７からの出力信号φＯＵＴがハイレベルに
なる。次いでプリチャージ信号φＰが非活性化レベルに
なると、Ｑｌはカットオフするので、Ｃ２の電荷はＲ３
Ｘを通して徐々に放電され、ＣＲ時定数で決まる速度で
出力信号φＯＵＴ のレベルが低下する。
２図（ａ）、Φ）に示すように、プリチャージ信号φｒ
が活性化レベルにある期間に０２はＱ１全通して充電さ
れ、出力端子７からの出力信号φＯＵＴがハイレベルに
なる。次いでプリチャージ信号φＰが非活性化レベルに
なると、Ｑｌはカットオフするので、Ｃ２の電荷はＲ３
Ｘを通して徐々に放電され、ＣＲ時定数で決まる速度で
出力信号φＯＵＴ のレベルが低下する。
ここで、Ｒ３の温度特性は、前述したように、高温にな
るほど抵抗値が小さくなるので、高温時（第２図（ｂ）
に図示）には低温時（第２図（ａ）に図示）に比べて速
＜Ｃ２の放電が行われ、タイマ周期は。
るほど抵抗値が小さくなるので、高温時（第２図（ｂ）
に図示）には低温時（第２図（ａ）に図示）に比べて速
＜Ｃ２の放電が行われ、タイマ周期は。
第３図に示すように、短くなる。第３図によれば、この
タイマ周期の温度依存性は、メモリセルのホールド時間
の温度依存性と同じ傾向をもつことが解る。
タイマ周期の温度依存性は、メモリセルのホールド時間
の温度依存性と同じ傾向をもつことが解る。
次に、第２の実施例は、第４図に示すように、Ｑｌ、（
：、２およびＲ３？備え、Ｑｌのドレイン。
：、２およびＲ３？備え、Ｑｌのドレイン。
ゲート、ソースはそれぞれ出力端子７１ 入力端子６
Ｇ８に接続され、出力端子７と０８との間に０２が接
続され、Ｖ５と出力端子７との間にＲ３が接続されてい
る。第２の実施例は０２の充電特性を利用したタイマ回
路であり、入力端子６にリセット信号φＢを人力したと
き出力端子７に出力信号φＯＵ？ が出力されるが、詳
細な動作説明は省略する。
Ｇ８に接続され、出力端子７と０８との間に０２が接
続され、Ｖ５と出力端子７との間にＲ３が接続されてい
る。第２の実施例は０２の充電特性を利用したタイマ回
路であり、入力端子６にリセット信号φＢを人力したと
き出力端子７に出力信号φＯＵ？ が出力されるが、詳
細な動作説明は省略する。
第２の実施例によれば、第１の実施例と同等の効果が得
られる。
られる。
以上説明したように本発明は、ＭＯＳ）ランラスタ。容
量および高温になるほど抵抗値が小さくなる温度特性を
有する抵抗で構成することにより。
量および高温になるほど抵抗値が小さくなる温度特性を
有する抵抗で構成することにより。
低温時のタイマ周期すなわちリフレッシ島周期が高温時
のリフレッシェ周期より長くなるので、低温時の消費電
力を少なくできる効果がある。
のリフレッシェ周期より長くなるので、低温時の消費電
力を少なくできる効果がある。
第１図は本発明のタイマ回路の第１の実施例を示す回路
図、第２図（ａ）、 （ｂ）はそれぞれＷＸ１図におけ
るタイマ回路の低温時、高温時の出力波形の一例を示す
波形図、第３図は第１図におけるタイマ回路のタイマ周
期の温度依存性を示す図、第４図は本発明のタイマ回路
の第２の実施例を示す回路図、第５図は従来のタイマ回
路の一例を示す回路図、第６図は第５図におけるタイマ
回路に用いられるオシレータの一例を示す回路図、ｉｉ
！７図は第５図におけるタイマ回路のタイマ周期の温度
依存性を示す図である。 １・・・・・−ＭＯＳトランジスタ（Ｑ）、２・・・・
・・コンデンサ（Ｃ）％３・・・・・・抵抗（Ｒ）、５
・・・・・・ｉ［１の電源電位（Ｖ）、６・・・・・・
入力端子、７・・・・・・出力端子、８・・・・・・第
２の電源電位（Ｇ）、１０・・・・・・オシレータ、φ
Ｐ ・・・・・・プリチャージ信号、φＱＵテ ・・・
・・・出力信号、φ凰・・・・・・リセット信号。 ＼、５・ 矛１回 ）４−暮 第２闇 （久り （ト２ 茅３別 温炙 （’ｃ） 茅夕剖 半に圀 ｌθ
図、第２図（ａ）、 （ｂ）はそれぞれＷＸ１図におけ
るタイマ回路の低温時、高温時の出力波形の一例を示す
波形図、第３図は第１図におけるタイマ回路のタイマ周
期の温度依存性を示す図、第４図は本発明のタイマ回路
の第２の実施例を示す回路図、第５図は従来のタイマ回
路の一例を示す回路図、第６図は第５図におけるタイマ
回路に用いられるオシレータの一例を示す回路図、ｉｉ
！７図は第５図におけるタイマ回路のタイマ周期の温度
依存性を示す図である。 １・・・・・−ＭＯＳトランジスタ（Ｑ）、２・・・・
・・コンデンサ（Ｃ）％３・・・・・・抵抗（Ｒ）、５
・・・・・・ｉ［１の電源電位（Ｖ）、６・・・・・・
入力端子、７・・・・・・出力端子、８・・・・・・第
２の電源電位（Ｇ）、１０・・・・・・オシレータ、φ
Ｐ ・・・・・・プリチャージ信号、φＱＵテ ・・・
・・・出力信号、φ凰・・・・・・リセット信号。 ＼、５・ 矛１回 ）４−暮 第２闇 （久り （ト２ 茅３別 温炙 （’ｃ） 茅夕剖 半に圀 ｌθ
Claims (2)
- （１）ＭＯＳトランジスタと、容量と、高温になるほど
抵抗値が小さくなる温度特性を有する抵抗とから成り、
前記ＭＯＳトランジスタのドレイン、ゲート、ソースを
それぞれ第１の電源電位、プリチャージ信号入力端子、
出力端子に接続し、且つ前記容量と抵抗とを第２の電源
電位と前記出力端子との間に並列に接続することを特徴
とするタイマ回路。 - （２）ＭＯＳトランジスタと、容量と、高温になるほど
抵抗値が小さくなる温度特性を有する抵抗とから成り、
前記ＭＯＳトランジスタのドレイン、ゲート、ソースを
それぞれ出力端子、リセット信号入力端子、第２の電源
電位に接続し、且つ前記容量を前記出力端子と第２の電
源電位の間に接続するとともに、前記抵抗を第１の電源
電位と前記出力端子の間に接続することを特徴とするタ
イマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033815A JPS61193514A (ja) | 1985-02-22 | 1985-02-22 | タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033815A JPS61193514A (ja) | 1985-02-22 | 1985-02-22 | タイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61193514A true JPS61193514A (ja) | 1986-08-28 |
Family
ID=12396974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60033815A Pending JPS61193514A (ja) | 1985-02-22 | 1985-02-22 | タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61193514A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0585491A1 (en) * | 1992-09-01 | 1994-03-09 | Yozan Inc. | Field of electric transistor of metal-oxide-semiconductor (MOSFET) |
-
1985
- 1985-02-22 JP JP60033815A patent/JPS61193514A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0585491A1 (en) * | 1992-09-01 | 1994-03-09 | Yozan Inc. | Field of electric transistor of metal-oxide-semiconductor (MOSFET) |
| KR100317236B1 (ko) * | 1992-09-01 | 2002-07-18 | 마찌다 가쯔히꼬 | Mos전계효과트랜지스터 |
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