JPS61194566A - ベクトルデ−タ参照制御方式 - Google Patents
ベクトルデ−タ参照制御方式Info
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- JPS61194566A JPS61194566A JP3415185A JP3415185A JPS61194566A JP S61194566 A JPS61194566 A JP S61194566A JP 3415185 A JP3415185 A JP 3415185A JP 3415185 A JP3415185 A JP 3415185A JP S61194566 A JPS61194566 A JP S61194566A
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- JP
- Japan
- Prior art keywords
- instruction
- address
- vector
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
先行命令のベクトルデータに後続ベクトル命令のへクト
ルデータがリンクしている場合、後続命令のベクトルと
データが途切れても、他のリンクしていない独立の命令
の実行を停止させないため。
ルデータがリンクしている場合、後続命令のベクトルと
データが途切れても、他のリンクしていない独立の命令
の実行を停止させないため。
メモリバンクごとにデータの有効性を表示するフラグを
置き、後続命令はフラグが有効でないとき。
置き、後続命令はフラグが有効でないとき。
実行を停止せずにダミー処理を行う。
本発明は、ベクトル処理装置に関するものであり、特に
その中でもベクトルデータを参照する命令の並行実行の
ための制御方式に関する。
その中でもベクトルデータを参照する命令の並行実行の
ための制御方式に関する。
最近のベクトル処理装置では、加算２乗算、除算、ロー
ド・ストアなどの複数のパイプラインをそなえており、
複数のベクトル命令を並行して実””″、Ｈ，！、、ｊ
、、！″：：’Ｊｚ：”Ｔ’＊こ：；。＄１．（１り＠
’ｈ晶７゜−タの利用間外があり、それらの命令が所定
の順序で処理を行うことが必要な、いわゆるリンク関係
にある場合には、先行命令の実行によりデータ □が利
用できるようになるまでは後続命令は並行実行をするこ
とができない。
ド・ストアなどの複数のパイプラインをそなえており、
複数のベクトル命令を並行して実””″、Ｈ，！、、ｊ
、、！″：：’Ｊｚ：”Ｔ’＊こ：；。＄１．（１り＠
’ｈ晶７゜−タの利用間外があり、それらの命令が所定
の順序で処理を行うことが必要な、いわゆるリンク関係
にある場合には、先行命令の実行によりデータ □が利
用できるようになるまでは後続命令は並行実行をするこ
とができない。
たとえば先行命令（Ａとする）かへクトルレジスタＶＲ
に書き込んだデータを後続命令（Ｂとする）で読み出す
場合、命令ＡのベクトルレジスタＶＲへのベクトルデー
タの書き込みが途切れると、゛命令Ｂの処理を途中で止
めておかねばならない。
に書き込んだデータを後続命令（Ｂとする）で読み出す
場合、命令ＡのベクトルレジスタＶＲへのベクトルデー
タの書き込みが途切れると、゛命令Ｂの処理を途中で止
めておかねばならない。
すなわち、命令ＡによるＶＲへめ書き込みが再開される
まで一時停止となる。
まで一時停止となる。
具体例を挙げると、第２図に示すように、命令ＡがＬＯ
ＡＤ、命令ＢがＡＤＤのようなとき、ＬＯＡＤ命令は、
主記憶からベクトルレジスタへデータを読み出してくる
が、他の装置、たとえばチャネルなどから主記憶へのア
クセスがあった場合には、ロードのためのアクセスとぶ
つかり、データを連続してロードできないことがある。
ＡＤ、命令ＢがＡＤＤのようなとき、ＬＯＡＤ命令は、
主記憶からベクトルレジスタへデータを読み出してくる
が、他の装置、たとえばチャネルなどから主記憶へのア
クセスがあった場合には、ロードのためのアクセスとぶ
つかり、データを連続してロードできないことがある。
このような場合、従来は命令Ｂを止めるのではなく、命
令Ｂの処理を行う演算装置全体を止めていた。したがっ
て、他の独立したＭＵＬ’ｒＩ命令なども、その間処理
ができなかった。
令Ｂの処理を行う演算装置全体を止めていた。したがっ
て、他の独立したＭＵＬ’ｒＩ命令なども、その間処理
ができなかった。
以上のように、従来方式では、リンクされている命令間
でベクトルデータのアクセス順序が保証できないときは
、演算装置を止めていたが、その結果、リンクされてい
ない他の演算命令の実行も不能となるという問題があっ
た。
でベクトルデータのアクセス順序が保証できないときは
、演算装置を止めていたが、その結果、リンクされてい
ない他の演算命令の実行も不能となるという問題があっ
た。
本発明は、リンクされている命令間でベクトルデータの
アクセス順序が保証できないとき、演算装置を止めずに
後続命令はダミー処理を行うようにするものである。
アクセス順序が保証できないとき、演算装置を止めずに
後続命令はダミー処理を行うようにするものである。
そのため、ベクトルレジスタのバンクごとにベクトルデ
ータの有効性を表示するフラグを設け。
ータの有効性を表示するフラグを設け。
リンクされた先行する命令がそのバンクのデータをアク
セスしたときフラグを有効に設定し、リンクされた後続
命令は、フラグが有効のバンクをアクセスしたとき本来
の処理を実行し、フラグが無効のバンクをアクセスした
ときはダミー処理を実行するように制御する。
セスしたときフラグを有効に設定し、リンクされた後続
命令は、フラグが有効のバンクをアクセスしたとき本来
の処理を実行し、フラグが無効のバンクをアクセスした
ときはダミー処理を実行するように制御する。
リンクされた命令間では、演算装置を停止させることな
くベクトルデータのアクセス順序を保証した並行実行が
行われるため、リンクされていない他の命令は演算装置
を使用する処理を中断されることなく実行できる。
くベクトルデータのアクセス順序を保証した並行実行が
行われるため、リンクされていない他の命令は演算装置
を使用する処理を中断されることなく実行できる。
第３図は２本発明が適用可能なパイプライン方式ベクト
ル処理装置におけるベクトルレジスタ■Ｒの実施例構成
を示したものである。
ル処理装置におけるベクトルレジスタ■Ｒの実施例構成
を示したものである。
第３図において、３１は８個のバンク＃０ないし＃７で
構成されたベクトルレジスタＶＲ，３２−０ないし３２
−７は書き込み側のアドレスレジスタ、３３は＋１加算
器、３４はアドレス入力線。
構成されたベクトルレジスタＶＲ，３２−０ないし３２
−７は書き込み側のアドレスレジスタ、３３は＋１加算
器、３４はアドレス入力線。
３５はセレクタ、３６−０ないし３６−７は読み出し側
のアドレスレジスタ、３７は＋１加算器。
のアドレスレジスタ、３７は＋１加算器。
３８はアドレス入力線、３９はセレクタＳＥＬを表して
いる。
いる。
バンク＃Ｏ〜＃７には、ベクトルデータのエレメントが
、インタリーフ形式で１つずつ順に記憶されている。ひ
とつのバンクで、Ｎｏ、Ｏ〜Ｎｏ。
、インタリーフ形式で１つずつ順に記憶されている。ひ
とつのバンクで、Ｎｏ、Ｏ〜Ｎｏ。
２５５の記憶位置に２５６個のエレメントを記憶できる
。
。
アドレスレジスタ３２−０ないし３２−７は。
各バンクの中の記憶位＠Ｎｏ、を指定し、エレメントを
書き込みまたは読み出すためのアドレスをもつ・レジス
タで、ひとつのアドレスは、３４からセレクタ３５を介
して３２−０へ入力され、１サイクルごとに右にシフト
していき、３２−７から再び３２−０へ入るとき、＋１
加算器３３で＋１される。
書き込みまたは読み出すためのアドレスをもつ・レジス
タで、ひとつのアドレスは、３４からセレクタ３５を介
して３２−０へ入力され、１サイクルごとに右にシフト
していき、３２−７から再び３２−０へ入るとき、＋１
加算器３３で＋１される。
セレクタ３５ば、新しい命令のためのアドレスを３４か
ら入力すると、すでに処理中の命令のアドレスを＋１し
て入力するかを選択する。
ら入力すると、すでに処理中の命令のアドレスを＋１し
て入力するかを選択する。
３６−０ないし３６−７．３７．３８．３９の回路部分
は、エレメントを各バンクがら読み出すための機構で、
上記した書き込め側の機種と同様の動作を行う。
は、エレメントを各バンクがら読み出すための機構で、
上記した書き込め側の機種と同様の動作を行う。
ここで、第４図に例示するように、バンク＃０をアクセ
スするタイミングを、ＬＯＡＤ／５ＴＯＲＥ命令と、Ａ
ＤＤ、ＭＵＬＴｌ等の演算命令とに分けて定めたハンク
スロソ１−というものを設ける。
スするタイミングを、ＬＯＡＤ／５ＴＯＲＥ命令と、Ａ
ＤＤ、ＭＵＬＴｌ等の演算命令とに分けて定めたハンク
スロソ１−というものを設ける。
図示の例では、ＬＯＡＤ／５ＴＯＲＥ命令には。
ＫスロットまたはＬスロットが割り当てられ、他方、演
算命令には、 Ｅ’ｓ 、 Ｆ２ 、 Ｅｌ 、また
はＦ３゜Ｆ２．Ｆ、のスロットが割り当てられる。
算命令には、 Ｅ’ｓ 、 Ｆ２ 、 Ｅｌ 、また
はＦ３゜Ｆ２．Ｆ、のスロットが割り当てられる。
演算命令は、Ｆ３およびＦ２のスロットで２つのオペラ
ンドをベクトルレジスタＶＲから読み出り、、、 Ｅ
、スロットで演算結果をベクトルレジスタＶＲへ書き込
む。なおＦ３．Ｆ２．Ｆｌ のスロットの場合も同様で
ある。
ンドをベクトルレジスタＶＲから読み出り、、、 Ｅ
、スロットで演算結果をベクトルレジスタＶＲへ書き込
む。なおＦ３．Ｆ２．Ｆｌ のスロットの場合も同様で
ある。
たとえば、ＬＯＡＤ命令かにスロットを使い。
ＡＤＤ命令がＦ３．Ｆ２．Ｅ、のスロットを使うとする
と、ひとつのバンクに注目したとき、 ＬＯＡＤ命令
で書き込みを行った次のサイクル（Ｆ３）で、ＡＤＤ命
令の第１オペランドを読み出し。
と、ひとつのバンクに注目したとき、 ＬＯＡＤ命令
で書き込みを行った次のサイクル（Ｆ３）で、ＡＤＤ命
令の第１オペランドを読み出し。
さらに次のサイクル（Ｆ２）で第２オペランドを読み出
し、さらに次のサイクル（Ｅｌ）でＡＤＤ演算の結果の
書き込みを行う。
し、さらに次のサイクル（Ｅｌ）でＡＤＤ演算の結果の
書き込みを行う。
第５図は、上記の動作をタイミング図で示したものであ
る。
る。
次に２本発明に基づき、ベクトルレジスタＶＲの各バン
クの書き込み側に、バリッド（Ｖａｌｉｄ ＝有効）信
号手段を設けるとともに、ベクトルレジスタＶＲの各バ
ンクの読み出し側にも、バリッド信号を生成する手段を
設ける。
クの書き込み側に、バリッド（Ｖａｌｉｄ ＝有効）信
号手段を設けるとともに、ベクトルレジスタＶＲの各バ
ンクの読み出し側にも、バリッド信号を生成する手段を
設ける。
第１図は１本発明の１実施例であるバリッド制御回路の
構成図である。なお図示の例は、簡単化のため、バンク
＃０からＥ３スロットで第１オペランド−を読み出すＡ
ＤＤ命令についての、第１オペランドのバリッド信号を
生成する回路のみを示している。したがって、バンク＃
１〜＃７．および第２オペランドに対しても同様の回路
が設げられているものと考えるべきである。
構成図である。なお図示の例は、簡単化のため、バンク
＃０からＥ３スロットで第１オペランド−を読み出すＡ
ＤＤ命令についての、第１オペランドのバリッド信号を
生成する回路のみを示している。したがって、バンク＃
１〜＃７．および第２オペランドに対しても同様の回路
が設げられているものと考えるべきである。
第１図において、Ｊ−０および１−１はそれぞれバンク
＃Ｏ，＃１に書き込みを行うためのアドレスレジスタ、
２−Ｏおよび２−１はそれぞれバンク＃０．＃１に書き
込むための有効なデータが来ていることを示す書き込み
バリッドフラグ、３−〇はバンク＃０から読み出しを行
うためのアドレスレジスタ２４−０はバンク＃０がら読
み出されたデータが有効であることを示す読み出しバリ
ッドフラグ、５ば一致回路、６はＡＮＤ回路、７はイン
バータ２８はＯＲ回路を表している。
＃Ｏ，＃１に書き込みを行うためのアドレスレジスタ、
２−Ｏおよび２−１はそれぞれバンク＃０．＃１に書き
込むための有効なデータが来ていることを示す書き込み
バリッドフラグ、３−〇はバンク＃０から読み出しを行
うためのアドレスレジスタ２４−０はバンク＃０がら読
み出されたデータが有効であることを示す読み出しバリ
ッドフラグ、５ば一致回路、６はＡＮＤ回路、７はイン
バータ２８はＯＲ回路を表している。
ここで、書き込みバリッドフラグ２−１がバリッドのと
きは、それ以前のニレメン１−もベクトルレジスタＶＲ
に書き込まれている筈であるから。
きは、それ以前のニレメン１−もベクトルレジスタＶＲ
に書き込まれている筈であるから。
バンク＃０には、有効なデータがすでに書き込まれてい
るものと判定できる。
るものと判定できる。
したがって、アドレスレジスター−１と３−Ｏの内容が
等しいとき、っまりＬＯＡＤ命令とＡＤＤ命令とがリン
クしていてＶＲアドレスが一致したとき、書き込みバリ
ッドフラグ２−１がＯＮであれば、アドレスレジスタ３
−〇によってＶＲから読み出されたデータは、有効なデ
ータである。
等しいとき、っまりＬＯＡＤ命令とＡＤＤ命令とがリン
クしていてＶＲアドレスが一致したとき、書き込みバリ
ッドフラグ２−１がＯＮであれば、アドレスレジスタ３
−〇によってＶＲから読み出されたデータは、有効なデ
ータである。
したがって、読み出しバリッドフラグ４−０はＯＮにな
る。
る。
またアドレスレジスタ１−〇と１−１とが等しくないと
きは、２つの命令がリンクしていないのであるから、読
み出しバリッドフラグ４−０は常にＯＮになる。
きは、２つの命令がリンクしていないのであるから、読
み出しバリッドフラグ４−０は常にＯＮになる。
第１図において、５ないし８で示される回路要素は、上
述した論理動作を実現するためのものである。すなわち
、−数回路５は、アドレスレジスタ１−１にある先行命
令の書き込みアドレスと。
述した論理動作を実現するためのものである。すなわち
、−数回路５は、アドレスレジスタ１−１にある先行命
令の書き込みアドレスと。
アドレスレジスタ３−０にある後続命令の読み出しアド
レスとを比較し、一致していれば両命令はリンクしてい
るものとして“１″を出力し、一致していなければ“０
”を出力する。
レスとを比較し、一致していれば両命令はリンクしてい
るものとして“１″を出力し、一致していなければ“０
”を出力する。
−Ｉｔ回路５が” ｏ ”を出力したとき、すなわち両
命令がリンクしていない場合は、インバータ７によって
“０”を反転して“１”とし、ＯＲ回路８を経て読み出
しバリッドフラグ４−０をＯＮ（バリッド）に設定する
。
命令がリンクしていない場合は、インバータ７によって
“０”を反転して“１”とし、ＯＲ回路８を経て読み出
しバリッドフラグ４−０をＯＮ（バリッド）に設定する
。
他方、一致回路５が“１”を出力したときには。
ＡＮＤ回路６により先行命令の書き込みデータが有効で
あることを示す書き込みバリッドフラグ２−１のＯＮを
条件として、“１”をＯＲ回路８に出力し、同様に読み
出しバリッドフラグ４−０をＯＮに設定する。
あることを示す書き込みバリッドフラグ２−１のＯＮを
条件として、“１”をＯＲ回路８に出力し、同様に読み
出しバリッドフラグ４−０をＯＮに設定する。
したがって、読み出しバリッドフラグ４−０は。
先行命令の書き込みアドレスと後続命令の読み出しアド
レスとが一致していても、書き込みバリッドフラグ２−
１がＯＦＦ （アンバリッド）であれば、ＯＦＦ （ア
ンバリッド）に設定される。
レスとが一致していても、書き込みバリッドフラグ２−
１がＯＦＦ （アンバリッド）であれば、ＯＦＦ （ア
ンバリッド）に設定される。
第６図は、先行するＬＯＡＤ命令の書き込みが途切れて
書き込みバリッドフラグが○、×で示すようなＯＮ、Ｏ
ＦＦ値をとったとき、後続するＡＤＤ命令による第１オ
ペランド読み出し時の読み出しバリッドフラグの値（○
、×）と、ＡＤＤ演演 算１果の書き込み時の書き込みバリッドフラグの値（○
、×）とを示したものである。各ベクトルデータのバリ
ッド、アンバリッド（○、×）が。
書き込みバリッドフラグが○、×で示すようなＯＮ、Ｏ
ＦＦ値をとったとき、後続するＡＤＤ命令による第１オ
ペランド読み出し時の読み出しバリッドフラグの値（○
、×）と、ＡＤＤ演演 算１果の書き込み時の書き込みバリッドフラグの値（○
、×）とを示したものである。各ベクトルデータのバリ
ッド、アンバリッド（○、×）が。
ＬＯＡＤ命令とＡＤＤ命令とで整合していることがわか
る。また、これらのＬＯＡＤ命令およびＡＤＤ命令とリ
ンクしていないＭＵＬＴＩ命令の実行において、常に読
み出しバリッドフラグがＯＮとなる。
る。また、これらのＬＯＡＤ命令およびＡＤＤ命令とリ
ンクしていないＭＵＬＴＩ命令の実行において、常に読
み出しバリッドフラグがＯＮとなる。
ＡＤＤ命令実行において、バリッドでないオペランドは
演算結果をＶＲに書き込まず、また例外処理も行わない
。すなわちＮＯＰ （Ｎｏ ０ＰＥＲＡＴＩ ＯＮ）
処理、あるいはダミー処理となる。
演算結果をＶＲに書き込まず、また例外処理も行わない
。すなわちＮＯＰ （Ｎｏ ０ＰＥＲＡＴＩ ＯＮ）
処理、あるいはダミー処理となる。
本発明によれば、リンク関係にある命令とリンク関係に
ない命令とが並行して実行されているとき、リンク関係
にある命令の実行制御がリンク関係にない命令の実行に
影響を及ぼさないため、処理を早く終了させることがで
き、ベクトル処理装置の処理効率化を図ることができる
。
ない命令とが並行して実行されているとき、リンク関係
にある命令の実行制御がリンク関係にない命令の実行に
影響を及ぼさないため、処理を早く終了させることがで
き、ベクトル処理装置の処理効率化を図ることができる
。
第１図はバリッド制御回路の実施例構成図、第２図は従
来例の動作タイミング図、第３図はベクトルレジスタの
実施例構成図、第４図はバンクスロットの１例の説明図
、第５図は演算動作例のタイミング図、第６図は本発明
による動作例のタイミング図である。 第１図において、１−０．１−１．３−０はアドレスレ
ジスタ、２−０．２−１は書き込みバリッドフラグ、４
−０は読み出しバリッドフラグ。 ５は一致回路、６はＡＮＤゲート ７はインバータ、８
はＯＲゲートを表す。
来例の動作タイミング図、第３図はベクトルレジスタの
実施例構成図、第４図はバンクスロットの１例の説明図
、第５図は演算動作例のタイミング図、第６図は本発明
による動作例のタイミング図である。 第１図において、１−０．１−１．３−０はアドレスレ
ジスタ、２−０．２−１は書き込みバリッドフラグ、４
−０は読み出しバリッドフラグ。 ５は一致回路、６はＡＮＤゲート ７はインバータ、８
はＯＲゲートを表す。
Claims (1)
- 複数個のバンクによってインタリーフ構成されたベクト
ルレジスタを有するベクトル処理装置において、上記複
数個のバンクの各々に、先行命令によるベクトルレジス
タへの書き込みアドレスと後続命令によるベクトルレジ
スタからの読み出しアドレスとを比較しその一致により
リンクされた命令関係を検出する手段と、上記先行命令
による書き込みデータが有効であって上記リンクされた
命令関係が検出されたとき読み出しデータの有効性を表
示する手段とを設け、上記後続命令は、アクセスしたバ
ンクの読み出しデータについて有効性が表示されている
とき本来の処理を実行し、他方、有効性が表示されてい
ないときにはダミー処理を実行することを特徴とするベ
クトルデータ参照制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3415185A JPS61194566A (ja) | 1985-02-22 | 1985-02-22 | ベクトルデ−タ参照制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3415185A JPS61194566A (ja) | 1985-02-22 | 1985-02-22 | ベクトルデ−タ参照制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61194566A true JPS61194566A (ja) | 1986-08-28 |
Family
ID=12406197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3415185A Pending JPS61194566A (ja) | 1985-02-22 | 1985-02-22 | ベクトルデ−タ参照制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61194566A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02148329A (ja) * | 1988-11-30 | 1990-06-07 | Fujitsu Ltd | レジスタアクセス競合制御方式 |
| US7814358B2 (en) | 2006-07-18 | 2010-10-12 | Denso Corporation | Electronic apparatus capable of outputting data in predetermined timing regardless of contents of input data |
-
1985
- 1985-02-22 JP JP3415185A patent/JPS61194566A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02148329A (ja) * | 1988-11-30 | 1990-06-07 | Fujitsu Ltd | レジスタアクセス競合制御方式 |
| US7814358B2 (en) | 2006-07-18 | 2010-10-12 | Denso Corporation | Electronic apparatus capable of outputting data in predetermined timing regardless of contents of input data |
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