JPS61196621A - デイジタル−アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、サーボ装置などの出力回路に用いられ、中心
付近の直線性が要求されるディジタル−アナログ変換器
に関するものである。

（従来の技術） 近年、制御の分野ではアナログ方式に代わり、ディジタ
ル方式が主流となってきているが、駆動部への出力はア
ナログ信号として出力されることが多く、ディジタル方
式の場合制御信号をディジタル−アナログ変換して駆動
部へ出力している。

ディジタル−アナログ変換器（以下Ｄ／Ａ変換器と称す
る）の入出力特性として、直線性が重要であり、直線性
を容易に得ることが大きな問題となっている。

以下図面を参照しながら、上述した従来のＤ／Ａ変換器
の一例について説明する。

第４図は、従来のＤ／Ａ変換器を示すものであり、ここ
では８ビツトのラダー抵抗回路網型のＤ／Ａ変換器につ
いて説明する。同図において、１は基準電圧源、１００
は同一の抵抗値２Ｒの抵抗１０１ないし】１０と同一の
抵抗値Ｒの抵抗１１１ないし１１７とから成るラダー抵
抗回路網、２００はラダー抵抗回路網の重み付けられた
各抵抗１０１ないし１０８の一３一 端に接続されたスイッチ２０１ないし２０８から成るス
イッチ回路群、２ないし９はディジタル信号入力端子で
２が最−Ｅ位側で９が最下位側である。１０はＤ／Ａ変
換出力を増幅する演算増幅器、１１は演算増幅器の帰還
抵抗、１２は演算増幅器のオフセット補償用抵抗、１３
とＤ／Ａ変換出力端子である。スイッチ２０１ないし２
０８はラダー抵抗回路網の重み付けられた各抵抗の一端
を、２ないし９の入力端子に入力されるディジタル信号
のレベルにより基準電圧源１、または接地側に接続する
。演算増幅器１０の帰還抵抗１１の抵抗値はラダー抵抗
回路網１００の１１１ないし１１７の抵抗値の３倍であ
る３Ｒとする。

以上の゛ように構成されたＤ／Ａ変換器について以下そ
の動作について説明する。

まず、ディジタル信号入力端子２ないし９に最上側から
最下位側に向かって［１，０００００００］のディジタ
ル信号が入力されたとする。ここでは、信号のローレベ
ルを”Ｏ゛とし、ハイレベルを”１゛としている。スイ
ッチ２０１ないし２０８はピッ１へに応じて重み付けら
れた抵抗２０１ないし２０８をディジタル入力信号が“
１”のとき基準電圧源１側に、ディジタル入力信号がＯ
゛のとき接地側に接続する。したがって、ディジタル入
力信号によりスイッチ２０１は基準電圧源１の方へ接続
され、スイッチ２０２ないし２０８は接地側に接続され
る。抵抗１０１ないし１１０の抵抗値は２Ｒで、抵抗１
１１ないし１１７の抵抗値はＲであるので、Ａ点の合成
インピーダンスはＲとなる。基準電圧源１の電圧をＥと
すると、Ａ点の電圧は１７３畦となりＤ／Ａ変換出力端
子１３に出力される電圧は、演算増幅器の入力抵抗１１
０の抵抗値が２Ｒ１帰還抵抗１１の抵抗値が３Ｒである
ので１．／２＊Ｅとなり、最」１位ビットに対応した出
力が得られる。他の信号入力端子３ないし９についても
同様のことが言え、信号入力端子３から信号入力端子９
に向かって、ビットの重みが小さくなる。

ディジタル信号入力端子２ないし９に最」１位側から最
下位側に向って［０００００００１］のディジタル信号
が入力されると、スイッチ２０８のみが基準電圧源１側
に接続され、他のスイッチ２０１ないし２０７は接地さ
れる、したがって、Ｄ／Ａ変換出力端子１３に出力され
る電圧は１／１２８＊Ｅとなり、最下位ビットすなわち
８ピツ１〜目に対応した出力が得られる。

（発明が解決しようとする問題点） 上記のような構成では、Ｄ／Ａ変換器の出力特性におい
て直線性を得るには、各ビットに対応した重み付けをす
る抵抗の相対精度を確保することが重要である。しかし
、最上位ビットに対応する抵抗の相対精度を確保するこ
とが困難となり、Ｄ／Ａ変換器の中心付近において、す
なわちディジタル入力信号が最上位側から最下位側に向
かって［０１１１１ｉｌｌ　］から（１０００００００
）に変わるときに、Ｄ／Ａ変換出力の直線性が保てなく
なる。最上位側から最下位側に向って［０１１１１１１
１）から［］ＯＯ’０００００］に変わるときに直線性
をたもつには抵抗１０９以外の抵抗の抵抗値の相対誤差
を零としても、抵抗１０９の相対誤差を０．４％以下に
しなければならない。

集積回路において、相対精度を０．４％以下にすること
は難しく、抵抗をトリミングなどして精度を得ている。

特に、サーボ装置においては、ｒ５／Ａ変換器の中心付
近におけるＤ／Ａ変換出力の直線性は重要であり、サー
ボ装置の性能を決める上で大きな役割を果す。

本発明の目的は、かかる点に鑑みてなされたもので、簡
易な構成でＤ／Ａ変換出力の中心付近において直線性の
良いＤ／Ａ変換器を提供することである。

（問題点を解決するための手段） 本発明のＤ／Ａ変換器は、Ｌビットの第１のＤ／Ａ変換
器と、第１のＤ／Ａ変換器の最下位からＭビット目に対
応した出力値が最大値になるＮビットの第２のＤ／Ａ変
換器と、第１、第２のＤ／Ａ変換器に入力されるディジ
タル信号を制御するディジタル入力信号制御回路と、第
１、第２のＤ／Ａ変換器の出力を加算する加算回路とか
らなる（ｒ＝十Ｎ−Ｍ＋１）ビットのＤ／Ａ変換器であ
る。

（作　用） 本発明は上記した構成によって、Ｄ／Ａ変換器の出力の
中心付近の直線性は、第２のＤ／Ａ変換器の出力特性に
よって決まり、第２のＤ／Ａ変換器のビット数を第１の
Ｄ／Ａ変換器のビット数より少なくすることにより、第
２のＤ／Ａ変換器の直線性を得易くして、Ｄ　／　Ａ変
換器の中心付近の直線性を良くしている。

（実施例） 本発明の一実施例のＤ／Ａ変換器について第１図ないし
第３図に基づいて説明する。

第１図は本発明のＤ／Ａ変換器の基本構成を示すもので
ある。１．ｌａはそれぞれは第１、第２の基準電圧源で
、第１の基準電圧源１の電圧値をＥとすると第２の基準
電圧源１ａの電圧値は、１６／２５６＊Ｅである。１０
０は同一の抵抗値２Ｒの抵抗１０１ないし１０７と同一
の抵抗値Ｒの抵抗１０８ないし１１１からなる第１のラ
ダー抵抗回路網、２００は第１のラダー抵抗回路網１０
０の重み付けられた各抵抗１０１ないし１０５の一端に
接続されたスイッチ２０１ないし２０５からなる第１の
スイッチ回路群、３００は同一の抵抗値２Ｒの抵抗３０
１ないし３０６と同一の抵抗値Ｒの抵抗３０７ないし３
０９からなる第２のラダー抵抗回路網、４００は第２の
ラダー抵抗回路網３００の重み付けられた各抵抗３０１
ないし３０４の一端に接続されたスイッチ４０１ないし
４０４からなる第２のスイッチ回路群、２ないし９はデ
ィジタル信号入力端子で２が最上位側で９が最下位側で
ある。５００はディジタル入力信号制御回路で、ディジ
タル信号入力端子２ないし６が接続されている。ディジ
タル入力信号制御回路５００の出力端子５１５なし５１
９の出力信号により、スイッチ２０１ないし２０５は第
１の基準電圧源１、または接地側に接続される。また、
ディジタル入力信号制御回路５００の出力端子５２０の
出力信号により、スイッチ４０１は第２の基準電圧源１
ａ、または接地側に接続される。ディジタル信号入力端
子７ないし９のディジタル信号により、スイッチ４０２
ないし４０４は第２の基準電圧源１ａ、または接地側に
接続される。１０．１４はそれぞれＤ／Ａ変換出力を増
幅する演算増幅器、１１．１５はそれぞれ３Ｒの抵抗値
をもつ演算増幅器１０．１４の帰還抵抗、１２．１６は
それぞれ演算増幅器１０．１４のオフセット補償用抵抗
、１７は演算増幅器１０．１４の出力を加算する加算回
路、１８は加算回路１７の出力端子である。６００は第
１の基準電圧源１、第１のう・ダー抵抗回路網１００、
第１−のスイッチ回路群２００、演算増幅器１０、帰還
抵抗１１、オフセット補償用抵抗１２からなる第１のＤ
／Ａ変換器、７００は第２の基準電圧源１ａ、第２のラ
ダー抵抗回路網３００、第２のスイッチ回路群４００、
演算増幅器１４．帰還抵抗１５、オフセット補償用抵抗
１６からなる第２のＤ／Ａ変換器である。

第２図は、ディジタル信号入力信号制御回路５００の一
具体例である。同図において、５０１ないし５０５は、
それぞれの入力端子がディジタル信号入力端子２ないし
６に接続されているインバータ、５０６はディジタル信
号入力端子２とインバータ５０２ないし５０５の出力端
子が入力端子に接続されているＮＡＮＤゲート、５０７
はディジタル信号入力端子３ないし６とインバータ５０
１の出力端子が入力端子に接続されているＮＡＮＤゲー
ト、５０８はＮＡＮＤゲート５０６．５０７の出力端子
が入力端子に接続されているＡＮＤゲート、５０９はＡ
ＮＤゲート５０８の出力端子とディジタル信号入力端子
２が入力端子に接続されているＡＮＤゲート、５１０な
いし５１３はそれぞれの第１の入力端子にＡＮＤゲート
５０８の出力端子が、第２の入力端子にそれぞれインバ
ータ５０２ないし５０５の出力端子が接続されているＮ
ＡＮＤゲー１−１５１４は入力端子にＮＡＮＤゲート５
０６の出力端子が接続されたインバータである。ＡＮＤ
ゲート５０９．ＮＡＮＤゲート５１０ないし５１３、イ
ンバータ５１４の各出力端子はディジタル入力信号制御
回路５００の出力端子５１５ないし５２０に接続される
。

以上のように構成されたＤ／Ａ変換器について以下第１
図及び第２図を用いてその動作を説明する。

第１図は本発明のＤ／Ａ変換器の基本構成を示すもので
あって、第１のＤ／Ａ変換器６００は、ディジタル入力
信号制御回路５００より出力される上位５ビツトのディ
ジタル信号をＤ／Ａ変換する。

第２のＤ／Ａ変換器７００は、ディジタル信号入力端子
７ないし９に入力される下位３ビツトのディジタル入力
信号と、最下位側から４ビツト目に相当するディジタル
入力信号制御回路５００の出力端子５２０のディジタル
信号の４ビツトをＤ／Ａ変換する。第１、第２のＤ／Ａ
変換器６００，７００でＤ／Ａ変換された出力は加算回
路１７で加算され、Ｄ／Ａ変換出力としてＤ／Ａ変換出
力端子１８から出力される。

第２図のディジタル入力信号制御回路は、ディジタル入
力信号の上位５ビツトが最上位側から最下位側に向って
［０１１１１）と（１００００）のときに、ディジタル
入力信号制御回路の出力端子５１５ないし５１９を（０
１１１１］に固定する。また、ディジタル入力信号が上
記以外のとき、ディジタル入力信号制御回路５００の出
力端子５１５ないし５１９にはディジタル信号入力端子
２ないし６に入力されるディジタル入力信号がそのまま
あられれ、ディジタル入力信号制御回路５００の出力端
子５２０はローレベルになったままとなる。ディジタル
入力信号制御回路５００の出力端子５２０はディジタル
信号入力端子２がハイレベル、３ないし６がローレベル
のときにハイレベルとなる。

第３図に本発明のＤ／Ａ変換器のＤ／Ａ変換特性を示す
。第３図の（ａ）は、第１のＤ／Ａ変換器６００のＤ／
Ａ変換特性であり、（ｂ）は第２のＤ／Ａ変換器７００
のＤ／Ａ変換特性である。

第１のＤ／Ａ変換器６００の入力は、ディジタル入力信
号の上位５ピツｉ・が最上位側から最下位側に向って（
０１１１１）から［１００００］の間は、ディジタル入
力信号制御回路５００により（０１１１１）に固定され
るので、一定の値を出力する。また、上記以外のときに
は、最上位から５ビツト目までの入力信号はディジタル
信号入力端子２ないし６に入力される信号と同じになる
ので、実質、上位５ビツトのＤ／Ａ変換器となる。

第２のＤ／Ａ変換器７００の入力端子には、ディジタル
信号入力端子７ないし９とディジタル入力信号制御回路
５００の出力端子５２０が接続されているが、上記区間
外では、ディジタル入力信号制御回路５００の出力端子
５２０がローレベルであるので、第２のＤ／Ａ変換器７
００は下位３ビツトのＤ／Ａ変換器として動作する。し
かし、上記区間では、ディジタル入力信号制御回路５０
０の出力端子５２０はＮＡＮＤゲート５０６のインバー
タ出力となり、第２のＤ／Ａ変換器７００は４ビツトの
Ｄ／Ａ変換器となる。たとえば、ディジタル信号入力端
子に最上位側から最下位側に向って［１０００００００
］が入力されると、第１のＤ／Ａ変換器６００にはディ
ジタル入力信号制御回路５００によって５ビツトのディ
ジタル信号［０１１１１）が入力されるので、ディジタ
ル油号（０１１１１）に応じた値を出力し、第２のＤ／
Ａ変換器７００にはディジタル入力信号制御回路５００
の出力端子５２０がハイレベルで、ディジタル信号入力
端子７ないし９の入力信号がローレベルであるので、デ
ィジタル信号（１０００）に応じた値を出力する。ここ
で、第２のＤ／Ａ変換器７００の最大出力値は第１のＤ
／Ａ変換器６００の最下位側から２ビツト目の出力値に
対応しているので、第１のＤ／Ａ変換器６００と第２の
Ｄ／Ａ変換器７００の加算出力はディジタル入力信号で
［０１１１１０００）と〔００００１，０００）の和、
すなわち［１０００００００］となり、ディジタル入力
信号（１０００００００）が入力されたのと同じになる
。したがって、ディジタル信号入力端子の上位５ビツト
が最上位側から最下位側に向って［０１１，１１］から
［１００００］の区間では、第１のＤ／Ａ変換器６００
が上位５ビツトの固定した値〔０１１１１〕を、第２の
Ｄ／Ａ変換器７００が下位４ビツトを変換し、第１のＤ
／Ａ変換器６００の出力と第２のＤ／Ａ変換器７００の
出力を加算することにより、８ビツトのＤ／Ａ変換出力
を得ている。また、ディジタル信号入力端子に最上位側
から最下位側に向って［０１１１１１１１，）のディジ
タル信号が入力されると、第１のＤ／Ａ変換器６００は
」１位５ビットに応じた出力値である１２０／２５６＊
Ｅを出力する。第２のＤ／Ａ変換器７００は、ディジタ
ル入力信号制御回路５００の出力端子５２０がローレベ
ルであるので、下位４ビツトのディジタル信号が（０１
１１）に応じた出力値である７／２５６畦を出力する。

第１、第２のＤ／Ａ変換器６００，７００の出力値を加
算すれば、１２７／２５６＊Ｅとなり、ディジタル信号
人力［０１１１１１１１〕に応じたＤ／Ａ変換出力とな
る。さらに、ディジタル信号入力端子に最上位側から最
下位側に向って［１０００００００）のディジタル信号
が入力されると、第１のＤ／Ａ変換器６００はディジタ
ル入力信号が、ディジタル入力信号制御回路５００によ
り最上位側から最下位側に向って（０１１１）となるの
で、１２０／２５６＊Ｅを出力する。第２のＤ／Ａ変換
器７００は、ディジタル信号入力端子５００の°出力端
子５２０がハイレベルであるので、下位４ビツトのディ
ジタル信号（１００１）に応じた出力である９／２５６
１８を出力する。したがって、第１、第２のＤ／Ａ変換
器の出力を加算すれば、１２９／２５６１Ｅとなりディ
ジタル信号入力（１００００００１）に応じたＤ／Ａ変
換出力を得ることができる。

すなわち、Ｄ／Ａ変換器の直線性をもっとも悪化させて
いるディジタル入力信号が（０１１１１１１１）から［
１０００００００）に変化する点での直線性を４ビツト
で構成されている第２のＤ／Ａ変換器７００の出力の直
線性によっているので、Ｄ／Ａ変換の中心付近の直線性
を得るには、４ビツトのＤ／Ａ変換器の精度を確保する
だけで良い。本実施例では、ディジタル信号入力が（０
１１１１０００）から（１００００１１１〕の範囲にお
いてＤ／Ａ変換出力の直線性が確保される。ちなみに、
４ビツトのＤ／Ａ変換器の特性を得るには、最上位ビッ
トの抵抗の相対精度を４％以下に抑えればよく、８ビツ
トの場合に比べて非常に容易に構成できる。

以上のように本実施例によれば、中心付近において上位
５ビツトをＤ／Ａ変換している第１のＤ／Ａ変換器６０
０のディジタル入力信号を（０１１１１）に固定し、下
位４ビツトをＤ／Ａ変換している第２のＤ／Ａ変換器７
００の出力の直線性の良い特性を利用して、Ｄ／Ａ変換
の中心付近の直線性を良くすることができる。

（発明の効果） 本発明によれば、Ｌビットの第１のＤ／Ａ変換器と、第
１のＤ／Ａ変換器の最下位からＭビット目に対応する出
力値が最大値になるＮビットの第２のＤ／Ａ変換器と、
第１、第２のＤ／Ａ変換器に入力されるディジタル信号
を制御する制御回路と、第１、第２のＤ／Ａ変換器のア
ナログ出力を加算する加算回路より、（Ｌ十Ｎ−Ｍ＋１
）ビットのＤ／Ａ変換器を構成することにより、Ｄ／Ａ
変換器の中心付近のＤ／Ａ変換特性の直線性を容易に得
ることができる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例におけるＤ／Ａ変換器の基本構
成図、第２図は第１図のディジタル入力信号制御回路の
一具体例を示す図、第３図は、本発明のＤ／Ａ変換器の
変換特性を示す図、第４図は従来のＤ／Ａ変換器の基本
構成図である。 １．１ａ・・・基準電圧源、　２ないし９　・・・ディ
ジタル信号入力端子、１０．１４・・・演算増幅器、１
１．１５・・・帰還抵抗、１２，１．６・・・補償用抵
抗、１７・・・加算回路、１８・・・Ｄ／Ａ変換出力端
子、１００．３００・・・ラダー抵抗回路網、１０１な
いし１１１．３０１ないし３０９・・　抵抗、２００，
４００・・・スイッチ回路群、２０１ないし２０８，４
０１ないし４０４・・・スイッチ、５００・・・ディジ
タル入力信号制御回路、５１５ないし５１９・・・出力
信号、５２０・・・出力端子、６００・・・第１のＤ／
Ａ変換器、７００・・・第２のＤ／Ａ変換器。 第３図 （ａ） 第３図 （ｂ）

Claims (3)

【特許請求の範囲】
1. （１）Ｌビット（Ｌは整数）の第１のディジタル−アナ
   ログ変換器と、第１のディジタル−アナログ変換器の最
   下位からＭビット（Ｍは整数、Ｌ＞Ｍ≧２）目に対応す
   る出力値が最大値になるＮビット（Ｎは整数）の第２の
   ディジタル−アナログ変換器と、前記第１、第２のディ
   ジタル−アナログ変換器に入力されるディジタル信号を
   制御するディジタル入力信号制御回路と、前記第１、第
   ２のディジタル−アナログ変換器のアナログ出力を加算
   する加算回路とからなることを特徴とする（Ｌ＋Ｎ−Ｍ
   ＋１）ビットのディジタル−アナログ変換器。
2. （２）第１のディジタル−アナログ変換器の最下位から
   のビット数Ｍが、第２のディジタル−アナログ変換器の
   ビット数Ｎより小さいことを特徴とする特許請求の範囲
   第（１）項記載のディジタル−アナログ変換器。
3. （３）ディジタル入力信号制御回路が、第１のディジタ
   ル−アナログ変換器の最上位ビットの入力信号がハイレ
   ベルで他のビットの入力信号がローレベルのときに、ま
   たは、最上位ビットの入力信号がローレベルで他のビッ
   トの入力信号がハイレベルのときに、前記第１のディジ
   タル−アナログ変換器の入力信号を最上位ビットの入力
   信号をローレベルに他のビットの入力信号をハイレベル
   に、第２のディジタル−アナログ変換器の上位（Ｍ−１
   ）ビットの入力信号をディジタル入力信号の最上位ビッ
   トと同じ信号に制御し、上記以外のときに、前記第２の
   ディジタル−アナログ変換器の上位（Ｍ−１）ビットの
   入力信号をローレベルに制御することを特徴とする特許
   請求の範囲第（１）項記載のディジタル−アナログ変換
   器。