JPS61196638A - デ−タ伝送システム - Google Patents
デ−タ伝送システムInfo
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- JPS61196638A JPS61196638A JP60037226A JP3722685A JPS61196638A JP S61196638 A JPS61196638 A JP S61196638A JP 60037226 A JP60037226 A JP 60037226A JP 3722685 A JP3722685 A JP 3722685A JP S61196638 A JPS61196638 A JP S61196638A
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- Japan
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- terminal station
- data
- central processing
- processing unit
- bus line
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
Landscapes
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、中央処理装置と複数の端局がバスラインで結
合され、各端局に割当てられた時間、端局からデータを
前記中央処理装置に送出するデータ伝送システムに関す
る。
合され、各端局に割当てられた時間、端局からデータを
前記中央処理装置に送出するデータ伝送システムに関す
る。
〈従来の技術〉
第５図は、中央処理装置ＣＰＵと複数の端局ＳＴ１．Ｓ
ｒ１．５Ｔ３−−−８ＴｎとがバスラインＢＬＩＳで結
合されたデータ伝送システムの構成図であ、る。このよ
うなシステムにおいて、各端 、局の持つデータを中央
□処理装置ＣＰＵへ伝送する方式として以下の二つがあ
る。
ｒ１．５Ｔ３−−−８ＴｎとがバスラインＢＬＩＳで結
合されたデータ伝送システムの構成図であ、る。このよ
うなシステムにおいて、各端 、局の持つデータを中央
□処理装置ＣＰＵへ伝送する方式として以下の二つがあ
る。
第１の方式は第６図のタイミング・チャートで示すよう
な時分割方式で、中央処理装置Ｃ，ＰＵより端局ＳＴ１
．Ｓｒ１，５Ｔ３−−−８Ｔｎのデータ伝送の為の時間
スロットを割当てるクロック信号（図（ａ））を送出し
、各端局でこれをカウントし、この内容と端局内におい
て予め設定されたアドレスとが一致したとき、対応する
端局より、割当てられた時間内において、データＤｎ−
１゜１） ｎ −１、Ｄ ｎ 、 Ｄ ｎ ＋ １を中
央処理装置ＣＰＵへ送出する方式である。
な時分割方式で、中央処理装置Ｃ，ＰＵより端局ＳＴ１
．Ｓｒ１，５Ｔ３−−−８Ｔｎのデータ伝送の為の時間
スロットを割当てるクロック信号（図（ａ））を送出し
、各端局でこれをカウントし、この内容と端局内におい
て予め設定されたアドレスとが一致したとき、対応する
端局より、割当てられた時間内において、データＤｎ−
１゜１） ｎ −１、Ｄ ｎ 、 Ｄ ｎ ＋ １を中
央処理装置ＣＰＵへ送出する方式である。
第２の方式は中央処理装置ＣＰＵと各端局ＳＴ１．ＳＴ
２，５Ｔ３−−−８Ｔｎとの間で会話を行ってデータを
収集する方式（会話方式）で、第７図のタイミング・チ
ャートで示すような、端局のアドレスを指定した送信要
求ＲＦ１が中央処理装置ＣＰＩＪより発信されると、端
局ＳＴ１゜Ｓｒ１．Ｓｒ１・・・ＳＴｎのうち、送信要
求された端局より中央処理装置ＣＰＵへデータフレーム
ＴＦ１を送出する。次いで中央処理装置ＣＰＵから新た
な端局アドレスを指定した送信要求ＲＦ、２が出される
と、先と同様に送信要求された端局からデータの送出を
行う。
２，５Ｔ３−−−８Ｔｎとの間で会話を行ってデータを
収集する方式（会話方式）で、第７図のタイミング・チ
ャートで示すような、端局のアドレスを指定した送信要
求ＲＦ１が中央処理装置ＣＰＩＪより発信されると、端
局ＳＴ１゜Ｓｒ１．Ｓｒ１・・・ＳＴｎのうち、送信要
求された端局より中央処理装置ＣＰＵへデータフレーム
ＴＦ１を送出する。次いで中央処理装置ＣＰＵから新た
な端局アドレスを指定した送信要求ＲＦ、２が出される
と、先と同様に送信要求された端局からデータの送出を
行う。
ところで、このようなデータ伝送システムの場合、前記
時分割方式では、各端局において中央処理装置ＣＰＵか
らのデータを受信する機能が不要な為、端局の構成を簡
単に出来る利点があるが、データ伝送用のバスラインの
他にクロックを送る為の１回路を設ける必要があった。
時分割方式では、各端局において中央処理装置ＣＰＵか
らのデータを受信する機能が不要な為、端局の構成を簡
単に出来る利点があるが、データ伝送用のバスラインの
他にクロックを送る為の１回路を設ける必要があった。
また、前記会話方式の場合には、端局ＳＴ１．Ｓｒ１．
Ｓｒ１・・・ＳＴｎに中央処理装置ＣＰＵから送信され
た送信要求を受信する機能を設【プる必要があり、端局
の構成が複雑になる欠点があり、また、データ伝送の前
に必ず送信要求が出される為、バスラインの使用効率が
低下する欠点があった。
Ｓｒ１・・・ＳＴｎに中央処理装置ＣＰＵから送信され
た送信要求を受信する機能を設【プる必要があり、端局
の構成が複雑になる欠点があり、また、データ伝送の前
に必ず送信要求が出される為、バスラインの使用効率が
低下する欠点があった。
〈発明が解決しようとする問題点〉
本発明の解決しようとする技術的課題は、前記端局の構
成が簡単で、データ伝送用以外にバスラインが要らず、
且つ前記バスラインにおけるデータ伝送の使用効率が高
いデータ伝送システムを実現することにある。
成が簡単で、データ伝送用以外にバスラインが要らず、
且つ前記バスラインにおけるデータ伝送の使用効率が高
いデータ伝送システムを実現することにある。
く問題点を解決するための手段〉
本発明の構成は、前記データ伝送システムにおいて、前
記端局及び前記中央処理−置に設けられ前記バスライン
上のデータの有無を検出するキャリア検出回路と、前記
端局及び前記中央処理装置に設けられ前記キャリア検出
回路によるデータの検出毎にカウントされるカウンタと
、前記カウンタの内容が設定された端局アドレスと一致
したとき、その端局に蓄積されたデータを前記バスライ
ンを介し前記中央処理装置に送出する手段と、前記中央
処理装置に設けられ前記データ伝送終了後所定時間経過
して前記端局のいずれからもデータの送出が行われない
ときダミーデータを前記バスラインに送出し、全ての端
局からのデータ伝送が終了したとき前記カウンタをリセ
ットしダミーデータを前記バスラインに送出する手段と
により構成されている。
記端局及び前記中央処理−置に設けられ前記バスライン
上のデータの有無を検出するキャリア検出回路と、前記
端局及び前記中央処理装置に設けられ前記キャリア検出
回路によるデータの検出毎にカウントされるカウンタと
、前記カウンタの内容が設定された端局アドレスと一致
したとき、その端局に蓄積されたデータを前記バスライ
ンを介し前記中央処理装置に送出する手段と、前記中央
処理装置に設けられ前記データ伝送終了後所定時間経過
して前記端局のいずれからもデータの送出が行われない
ときダミーデータを前記バスラインに送出し、全ての端
局からのデータ伝送が終了したとき前記カウンタをリセ
ットしダミーデータを前記バスラインに送出する手段と
により構成されている。
く作用〉
前記の技術手段は次のように作用する。即ち、前記バス
ライン上の伝送信号の有無をカウントし、カウント結果
と各端局のアドレスとを比較し、一致したとき、これに
対応する端局から前記中央処理装置へデータ伝送を行う
。一方、前記カウンタの内容と一致するアドレスの端局
が存在しないときには、前記中央処理装置よりダミーデ
ータを前記バスラインに送出し前記端局からのデータ伝
送を継続して行えるようにした。
ライン上の伝送信号の有無をカウントし、カウント結果
と各端局のアドレスとを比較し、一致したとき、これに
対応する端局から前記中央処理装置へデータ伝送を行う
。一方、前記カウンタの内容と一致するアドレスの端局
が存在しないときには、前記中央処理装置よりダミーデ
ータを前記バスラインに送出し前記端局からのデータ伝
送を継続して行えるようにした。
〈実施例〉
以下図面に従い本発明の実施例を＊ａ ＃Ｊする。第１
図は本発明の実施例装置を示すブロック線図である。図
中、ＣＰｔＪ’ は中央処理装置で、端局ＳＴ１’ 、
ＳＴ２’ 、ＳＴ３’ ・・・とバスラインＢＵＳを
介し接続されている。端局ＳＴ１’中、１はバスライン
ＢｔＪＳ上のデータの有無を検出するキャリア検出回路
、２はキャリア検出回路１によって検出された信号に基
づきカウントアツプす−６＝ るカウンタ、３はこのカウンタの内容とアドレス設定ス
イッチ４によって設定された内容とを比較する一致回路
、５はキャリア検出回路１の検出信号がなくなると動作
を開始し、所定のタイミングで信号Ｔ１．Ｔ３を発生し
、キャリア検出回路１で信号が検出されるとクリアされ
るタイマで、信号Ｔ３はカウンタ２のクリア端子へ、信
号Ｔ１は、−数回路３からの出力が与えられているアン
ドゲート６に加えられている。
図は本発明の実施例装置を示すブロック線図である。図
中、ＣＰｔＪ’ は中央処理装置で、端局ＳＴ１’ 、
ＳＴ２’ 、ＳＴ３’ ・・・とバスラインＢＵＳを
介し接続されている。端局ＳＴ１’中、１はバスライン
ＢｔＪＳ上のデータの有無を検出するキャリア検出回路
、２はキャリア検出回路１によって検出された信号に基
づきカウントアツプす−６＝ るカウンタ、３はこのカウンタの内容とアドレス設定ス
イッチ４によって設定された内容とを比較する一致回路
、５はキャリア検出回路１の検出信号がなくなると動作
を開始し、所定のタイミングで信号Ｔ１．Ｔ３を発生し
、キャリア検出回路１で信号が検出されるとクリアされ
るタイマで、信号Ｔ３はカウンタ２のクリア端子へ、信
号Ｔ１は、−数回路３からの出力が与えられているアン
ドゲート６に加えられている。
７は、アンドゲート６からイネーブル端子へ与えられる
信号に基づき、メモリ８内のデータを）Ｘ倍回路９を経
てバスラインＢ Ｕ Ｓ ｌへ送出する送信制御回路で
ある。
信号に基づき、メモリ８内のデータを）Ｘ倍回路９を経
てバスラインＢ Ｕ Ｓ ｌへ送出する送信制御回路で
ある。
尚、端局ＳＴ２’ 、ＳＴ３’ ・・・は単にブロッ
クで示されているが、その構成は端局ＳＴ１’と基本的
に同じような構成となっている。
クで示されているが、その構成は端局ＳＴ１’と基本的
に同じような構成となっている。
中央処理装置ｃｐｕ’中、１０は端局ＳＴ１’ 。
ＳＴ２’ 、ＳＴ３’ ・・・からのデータを受信す
る受信回路、１１は受信回路１０からのデータをメモリ
１２へ格納する為の受信制御回路、１３はバスラインＢ
ＬＩＳ上のデータの有無を検出するキャリア検出回路、
１４はキャリア検出回路１３によって検出された信号に
基づきカウントアツプするカウンタ、１５はシステムの
最大アドレスＮに１を加えた値を設定する設定スイッチ
、１６はカウンタ１４の内容とアドレス設定スイッチ１
５の内容とを比較する一致回路、１７は一方の入力にイ
ンバータ１８を介し一致回路１６の出力が与えられたア
ンドゲートである。
る受信回路、１１は受信回路１０からのデータをメモリ
１２へ格納する為の受信制御回路、１３はバスラインＢ
ＬＩＳ上のデータの有無を検出するキャリア検出回路、
１４はキャリア検出回路１３によって検出された信号に
基づきカウントアツプするカウンタ、１５はシステムの
最大アドレスＮに１を加えた値を設定する設定スイッチ
、１６はカウンタ１４の内容とアドレス設定スイッチ１
５の内容とを比較する一致回路、１７は一方の入力にイ
ンバータ１８を介し一致回路１６の出力が与えられたア
ンドゲートである。
１９はキャリア検出回路１３の検出信号が無くなると動
作をｌ始し、所定のタイミングで信号Ｔ２．Ｔ３を発生
ずるタイマで、信号Ｔ２は、前回のデータ伝送が終了し
た後、時間ｔ２経過してもキャリア検出回路１３の出力
がない場合、Ｈとなり、このキャリア検出回路で信号が
検出されるとクリアされる。この信号はアンドゲート１
７の他方の入力に与えられ、また、信号Ｔ３はカウンタ
１４のクリア端子に与えられている。２０はアンドゲー
ト１７からのイネーブル端子に与えられた信号に基づき
、メモリ１２内のダミーデータを送信回路２１を経てバ
スラインＢＵＳへ送出する送信制御回路である。
作をｌ始し、所定のタイミングで信号Ｔ２．Ｔ３を発生
ずるタイマで、信号Ｔ２は、前回のデータ伝送が終了し
た後、時間ｔ２経過してもキャリア検出回路１３の出力
がない場合、Ｈとなり、このキャリア検出回路で信号が
検出されるとクリアされる。この信号はアンドゲート１
７の他方の入力に与えられ、また、信号Ｔ３はカウンタ
１４のクリア端子に与えられている。２０はアンドゲー
ト１７からのイネーブル端子に与えられた信号に基づき
、メモリ１２内のダミーデータを送信回路２１を経てバ
スラインＢＵＳへ送出する送信制御回路である。
このように構成された本発明実施例装置の動作を、第２
図乃至第４図のタイミング・チャートに従い説明する。
図乃至第４図のタイミング・チャートに従い説明する。
第２図は本発明実施例装置の基本動作を説明する為のタ
イミング・チャートで、バスラインＢｔＪＳ上の送信デ
ータに基づき、これに対応するアドレスの端局からデー
タ伝送を行う場合である。
イミング・チャートで、バスラインＢｔＪＳ上の送信デ
ータに基づき、これに対応するアドレスの端局からデー
タ伝送を行う場合である。
第２図において、図（ａ）はバスラインＢＵＳ上のデー
タ、図（ｂ）は端局ＳＴ１’ 、ＳＴ２’ 。
タ、図（ｂ）は端局ＳＴ１’ 、ＳＴ２’ 。
ＳＴ３’ ・・・中のキャリア検出回路１の検出信号
（尚、中央処理装置ｆｃＰｔＪ’中のキャリア検出回路
１３もこれと同じ動作をする。）、図（Ｃ）はキャリア
検出回路１の検出信号の立下りで１つカウントアツプさ
れるカウンタ２の出力（尚、中央処理装置ＣＰＵ′中の
カウンタ１４もこれと同じ動作をする。）、図（ｄ）は
端局ＳＴ１’ 。
（尚、中央処理装置ｆｃＰｔＪ’中のキャリア検出回路
１３もこれと同じ動作をする。）、図（Ｃ）はキャリア
検出回路１の検出信号の立下りで１つカウントアツプさ
れるカウンタ２の出力（尚、中央処理装置ＣＰＵ′中の
カウンタ１４もこれと同じ動作をする。）、図（ｄ）は
端局ＳＴ１’ 。
ＳＴ２’ 、ＳＴ３’ ・・・中の一致回路３の出力
、図（ｅ）は端局ＳＴＩ’ 、ＳＴ２’ 、ＳＴ３’
−−・中のタイマ５の−の出力Ｔ１の波形、図（ｆ＞
はアンドゲート６より送信制御回路７のイネーブル端子
に与えられる出力波形を示す。
、図（ｅ）は端局ＳＴＩ’ 、ＳＴ２’ 、ＳＴ３’
−−・中のタイマ５の−の出力Ｔ１の波形、図（ｆ＞
はアンドゲート６より送信制御回路７のイネーブル端子
に与えられる出力波形を示す。
キャリア検出回路１はバスラインＢＵＳ上のノイズによ
る誤動作を避【プる為、送信データを検出した４Ｕｔ４
の遅れで立上り、データが無（なった後ｔ５の遅れで立
下るように設定されている。
る誤動作を避【プる為、送信データを検出した４Ｕｔ４
の遅れで立上り、データが無（なった後ｔ５の遅れで立
下るように設定されている。
今、＃ｎ−１局迄のデータ送信が終了しているものとす
る。端局ＳＴ１’ 、ＳＴ２’ 、ＳＴ３’ ・・・
のカウンタは＃ｎ−１のデータの立下りで１つカウント
アツプされる為、その内容はｎとなっている（図（Ｃ）
）。このとき、端局ＳＴ１’のアドレスがアドレス設定
スイッチ４によってｎに設定されている場合、端局ＳＴ
１’中の一致回路３から一致出力が発生する（図（ｄ）
）。
る。端局ＳＴ１’ 、ＳＴ２’ 、ＳＴ３’ ・・・
のカウンタは＃ｎ−１のデータの立下りで１つカウント
アツプされる為、その内容はｎとなっている（図（Ｃ）
）。このとき、端局ＳＴ１’のアドレスがアドレス設定
スイッチ４によってｎに設定されている場合、端局ＳＴ
１’中の一致回路３から一致出力が発生する（図（ｄ）
）。
一方、タイマ５はキャリア検出回路１の検出信号の立下
りからｔｌの時間経過後に信号Ｔ１を発生し、−数回路
３の出力信号と信＠Ｔ１とが同時に出力されたとき送信
制御回路７がイネーブルとなる。この結果、＃ｎの端局
ＳＴ１′のメモリ８に蓄積されたデータが送信回路９を
介しバスラインＢＵＳへ送出される（図（ａ））。尚、
タイマ５は＃ｎ局のデータをキャリア検出回路１で検出
したときクリアされる。
りからｔｌの時間経過後に信号Ｔ１を発生し、−数回路
３の出力信号と信＠Ｔ１とが同時に出力されたとき送信
制御回路７がイネーブルとなる。この結果、＃ｎの端局
ＳＴ１′のメモリ８に蓄積されたデータが送信回路９を
介しバスラインＢＵＳへ送出される（図（ａ））。尚、
タイマ５は＃ｎ局のデータをキャリア検出回路１で検出
したときクリアされる。
端局ＳＴ１’ からのデータ伝送が終ると、キャリア検
出回路１の出力はＬとなり、端局ＳＴ１’ 。
出回路１の出力はＬとなり、端局ＳＴ１’ 。
ＳＴ２’ 、ＳＴ３’ ・・・中のカウンタ２が１つ
カウントアツプされ、その内容はｎ＋１となる。
カウントアツプされ、その内容はｎ＋１となる。
次いで、同様の手順によりアドレスがｎ＋１の端局から
のデータ伝送が行われる。
のデータ伝送が行われる。
ところで、端局のアドレスが１．２．３・・・と連続し
て設定されている場合には、上記基本動作だけで端局Ｓ
Ｔ１’ 、ＳＴ２’ 、ＳＴ３’ ・・・から次々デ
ータの伝送を行うことが出来るが、アドレスに対応する
端局が存在しない場合には、上記基本動作だけでは、デ
ータの伝送を続行することが出来なくなる。
て設定されている場合には、上記基本動作だけで端局Ｓ
Ｔ１’ 、ＳＴ２’ 、ＳＴ３’ ・・・から次々デ
ータの伝送を行うことが出来るが、アドレスに対応する
端局が存在しない場合には、上記基本動作だけでは、デ
ータの伝送を続行することが出来なくなる。
第３図はアドレスに扱けがあっても端局からのデータ伝
送が行えるようにした本発明実施例装置における補助動
作を示す。第３図において、図（ａ）はバスラインＢｔ
ＪＳ上のデータ、図（ｂ）は中央処理装置ＣＰＬＩ’中
のキャリア検出回路１３の検出信号、図（Ｃ）は中央処
理装置ｃｐｕ’中のタイマ１９の１の出力Ｔ２の出力波
形、図（ｄ）は端局ＳＴＩ’ 、ＳＴ２’ 。
送が行えるようにした本発明実施例装置における補助動
作を示す。第３図において、図（ａ）はバスラインＢｔ
ＪＳ上のデータ、図（ｂ）は中央処理装置ＣＰＬＩ’中
のキャリア検出回路１３の検出信号、図（Ｃ）は中央処
理装置ｃｐｕ’中のタイマ１９の１の出力Ｔ２の出力波
形、図（ｄ）は端局ＳＴＩ’ 、ＳＴ２’ 。
ＳＴ３’ ・・・中のカウンタ２の出力を示す。
本図の場合、＃ｎのアドレスの端局が存在しない場合で
ある。＃ｎ−１局のデータの送出が終って、キャリア検
出回路１３の出力がＬになると、タイマ１９が動作を開
始する。端局ＳＴ１’ 。
ある。＃ｎ−１局のデータの送出が終って、キャリア検
出回路１３の出力がＬになると、タイマ１９が動作を開
始する。端局ＳＴ１’ 。
ＳＴ２’ 、ＳＴ３’ ・・・において、カウンタ２
の内容はｎとなっているが（図（ｄ））、アドレスｎの
端局が存在しない為、−数回路３からの出力は無（、ｔ
１経過してもバスラインＢＵＳ上には送信データは更れ
ない。
の内容はｎとなっているが（図（ｄ））、アドレスｎの
端局が存在しない為、−数回路３からの出力は無（、ｔ
１経過してもバスラインＢＵＳ上には送信データは更れ
ない。
時間ｔ２（但し、ｔ ２ ＞ ｔ １ ） Ｉ！過して
も、データが現れない場合、中央処理装置ｃｐｕ’のタ
イマ１９より信号Ｔ２が発生される。
も、データが現れない場合、中央処理装置ｃｐｕ’のタ
イマ１９より信号Ｔ２が発生される。
一方、中央処理装置ｃｐｕ’の一致回路１６は、アドレ
ス設定スイッチ１５より端局の数に応じて定まる最大ア
ドレスＮに１を加えた値が与えられており、カウンタ１
４の内容がこの値に一致しない限り出力はな（、この間
、アンドゲート１７の一方の入力にはインバータ１８か
らＨ入力が与えられている。従って、信ＭＴ２が検出さ
れると、送信制御回路２０がイネーブルとなり、メモリ
１２よりダミーデータＤＤが送信回路２１を経てバスラ
インＢＬＩＳへ送出される。尚、ダミーデータＤＤは、
例えば全て１のような意味のないデータ列が一定時間送
出される。
ス設定スイッチ１５より端局の数に応じて定まる最大ア
ドレスＮに１を加えた値が与えられており、カウンタ１
４の内容がこの値に一致しない限り出力はな（、この間
、アンドゲート１７の一方の入力にはインバータ１８か
らＨ入力が与えられている。従って、信ＭＴ２が検出さ
れると、送信制御回路２０がイネーブルとなり、メモリ
１２よりダミーデータＤＤが送信回路２１を経てバスラ
インＢＬＩＳへ送出される。尚、ダミーデータＤＤは、
例えば全て１のような意味のないデータ列が一定時間送
出される。
中央処理装置ｃｐｕ’からダミーデータＤＤが送出され
ると端局ＳＴ１’ 、ＳＴ２’ 、ＳＴ３’ ・・・
のキャリア検出回路１がこれを検出し、この検出信号の
立下りで、カウンタ２を１つカウントアツプしｎ＋１と
する。この為、次の＃ｎ＋１の端局よりデータの伝送が
始る。このようにして、系の動作が続行される。
ると端局ＳＴ１’ 、ＳＴ２’ 、ＳＴ３’ ・・・
のキャリア検出回路１がこれを検出し、この検出信号の
立下りで、カウンタ２を１つカウントアツプしｎ＋１と
する。この為、次の＃ｎ＋１の端局よりデータの伝送が
始る。このようにして、系の動作が続行される。
第４図は、本発明実施例装置において、中央処理装置ｃ
ｐｕ’ と端局ＳＴ１’ 、ＳＴ２’ 。
ｐｕ’ と端局ＳＴ１’ 、ＳＴ２’ 。
ＳＴ３’ ・・・中のカウンタ１４，２をリセットし
、これら端局からのデータ伝送を再び行わせる為の初期
化動作を示す。本図において、図（ａ）はバスラインＢ
ＵＳ上のデータ、図（ｂ）は中央処理装置ｆＣＰＵ’中
のキャリア検出回路１３の検出信号、図（Ｃ）は中央処
理装置ｃｐｕ’中のカウンタ１４の出力、図（ｄ）は中
央処理装置ｃｐｕ’中の一致回路１６の反転出力（イン
バータ１８の出力）、図（ｅ）は中央処理′ａＡ置ｃｐ
ｕ’中のタイマ１９の１の出力Ｔ２の波形、図（ｆ）は
中央処理装置ＣＰＵ’並びに端局ＳＴ１’ 、ＳＴ２’
、ＳＴ３’ ・・・中のタイマ１９．５より、同じ
タイミングで発生する出力Ｔ３の波形を示す。
、これら端局からのデータ伝送を再び行わせる為の初期
化動作を示す。本図において、図（ａ）はバスラインＢ
ＵＳ上のデータ、図（ｂ）は中央処理装置ｆＣＰＵ’中
のキャリア検出回路１３の検出信号、図（Ｃ）は中央処
理装置ｃｐｕ’中のカウンタ１４の出力、図（ｄ）は中
央処理装置ｃｐｕ’中の一致回路１６の反転出力（イン
バータ１８の出力）、図（ｅ）は中央処理′ａＡ置ｃｐ
ｕ’中のタイマ１９の１の出力Ｔ２の波形、図（ｆ）は
中央処理装置ＣＰＵ’並びに端局ＳＴ１’ 、ＳＴ２’
、ＳＴ３’ ・・・中のタイマ１９．５より、同じ
タイミングで発生する出力Ｔ３の波形を示す。
順次端局ＳＴ１’ 、ＳＴ２’ 、ＳＴ３’ ・・・
からのデータ伝送が行われ、最大アドレスの＃Ｎの端局
からのデータ伝送が終了すると、キャリア検出回路１３
の検出信号（図（ｂ））を受けて、カウンタ１４の内容
がＮ＋１となる（図（Ｃ））。
からのデータ伝送が行われ、最大アドレスの＃Ｎの端局
からのデータ伝送が終了すると、キャリア検出回路１３
の検出信号（図（ｂ））を受けて、カウンタ１４の内容
がＮ＋１となる（図（Ｃ））。
これにより、−数回路１６に出力が生じ、インバータ１
８の出力はＬとなる（図（ｄ））。この結果、タイマ１
９から信号Ｔ２が出力されても、通信制御回路２０は動
作せず、ダミーデータＤＤは出力されない。
８の出力はＬとなる（図（ｄ））。この結果、タイマ１
９から信号Ｔ２が出力されても、通信制御回路２０は動
作せず、ダミーデータＤＤは出力されない。
時間ｔ３（但し、ｔ３＞ｔ２＞ｔｌ＞経過すると、信号
Ｔ３が発生し、中央処理装置ＣＰＵ′のカウンタ１４は
もとより、端局ＳＴ１’ 。
Ｔ３が発生し、中央処理装置ＣＰＵ′のカウンタ１４は
もとより、端局ＳＴ１’ 。
ＳＴ２’ 、ＳＴ３’ ・・・のカウンタ２の全てが
リセットされる。これにより、インバータ１８の出力が
Ｈとなり、信号Ｔ２とのアンド出力により、送信制御回
路２０がイネーブルとなり、メモリ１２よりダミーデー
タＤＤが送信回路２１を経てバスラインＢＵＳ上へ送出
され、これにより、系の動作が再開される。
リセットされる。これにより、インバータ１８の出力が
Ｈとなり、信号Ｔ２とのアンド出力により、送信制御回
路２０がイネーブルとなり、メモリ１２よりダミーデー
タＤＤが送信回路２１を経てバスラインＢＵＳ上へ送出
され、これにより、系の動作が再開される。
〈発明の効果〉
本発明によれば、前記端局に受信機能を持たせる必要が
なく、バスライン上の信号の有無を検出する機能だ【プ
で足り、その分端局の構成を簡単にできる。また、クロ
ックを送出し各端局のデータ伝送の時間スロットを割当
て、時分割方式でデータ伝送を行う方式と比較し、本発
明の場合、クロックを送る線路が要らず、基本的には線
路を２本で構成出来、伝送線路を簡単に構成出来る利点
がある。
なく、バスライン上の信号の有無を検出する機能だ【プ
で足り、その分端局の構成を簡単にできる。また、クロ
ックを送出し各端局のデータ伝送の時間スロットを割当
て、時分割方式でデータ伝送を行う方式と比較し、本発
明の場合、クロックを送る線路が要らず、基本的には線
路を２本で構成出来、伝送線路を簡単に構成出来る利点
がある。
第１図は本発明の実施例装置を示すブロック線図、第２
図乃至第４図は第１図の本発明実施例装置の動作を説明
する為のタイミング・チャート、第５図は従来のデータ
伝送システムの構成図、第６図および第７図は従来装置
の動作を説明する為のタイミング・チャートである。 ＣＰＵ’・・・中央処理装置、ＳＴ１’ 、ＳＴ２’
。 ＳＴ３’ ・・・・・・端局、Ｂｕｓ・・・バスライ
ン、１゜１３・・・キャリア検出回路、２，１４・・・
カウンタ、３．１６・・・−数回路、４．１５・・・ア
ドレス設定スイッチ、５，１９・・・タイマ、１．２０
・・・送信制御回路、８．１２・・・メモリ
図乃至第４図は第１図の本発明実施例装置の動作を説明
する為のタイミング・チャート、第５図は従来のデータ
伝送システムの構成図、第６図および第７図は従来装置
の動作を説明する為のタイミング・チャートである。 ＣＰＵ’・・・中央処理装置、ＳＴ１’ 、ＳＴ２’
。 ＳＴ３’ ・・・・・・端局、Ｂｕｓ・・・バスライ
ン、１゜１３・・・キャリア検出回路、２，１４・・・
カウンタ、３．１６・・・−数回路、４．１５・・・ア
ドレス設定スイッチ、５，１９・・・タイマ、１．２０
・・・送信制御回路、８．１２・・・メモリ
Claims (1)
- 中央処理装置と複数の端局とがバスラインで結合され、
各端局に割当てられた時間、端局からデータを前記中央
処理装置に送出するデータ伝送システムにおいて、前記
端局及び前記中央処理装置に設けられ前記バスライン上
のデータの有無を検出するキャリア検出回路と、前記端
局及び前記中央処理装置に設けられ前記キャリア検出回
路によるデータの検出毎にカウントされるカウンタと、
前記カウンタの内容が設定された端局アドレスと一致し
たとき、その端局に蓄積されたデータを前記バスライン
を介し前記中央処理装置に送出する手段と、前記中央処
理装置に設けられ前記データ伝送終了後所定時間経過し
て前記端局のいずれからもデータの送出が行われないと
きダミーデータを前記バスラインに送出し、全ての端局
からのデータ伝送が終了したとき前記カウンタをリセッ
トしダミーデータを前記バスラインに送出する手段とを
具備し、前記バスライン上の伝送信号の有無に基づきカ
ウンタを作動させ、このカウンタのカウント結果と各端
局のアドレスとを比較し、一致したとき対応する端局か
ら前記中央処理装置へデータの伝送を行い、前記カウン
タの内容と一致するアドレスの端局が存在しないとき、
前記中央処理装置より前記ダミーデータを前記バスライ
ンに送出し前記端局からのデータ伝送が継続して行われ
るようにしたことを特徴とするデータ伝送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037226A JPS61196638A (ja) | 1985-02-26 | 1985-02-26 | デ−タ伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037226A JPS61196638A (ja) | 1985-02-26 | 1985-02-26 | デ−タ伝送システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196638A true JPS61196638A (ja) | 1986-08-30 |
Family
ID=12491679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037226A Pending JPS61196638A (ja) | 1985-02-26 | 1985-02-26 | デ−タ伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196638A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4860547A (ja) * | 1971-11-29 | 1973-08-24 | ||
| JPS49130639A (ja) * | 1973-03-29 | 1974-12-14 | ||
| JPS5328588A (en) * | 1976-08-30 | 1978-03-16 | Kohkoku Chem Ind | Clouddproofing coats |
-
1985
- 1985-02-26 JP JP60037226A patent/JPS61196638A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4860547A (ja) * | 1971-11-29 | 1973-08-24 | ||
| JPS49130639A (ja) * | 1973-03-29 | 1974-12-14 | ||
| JPS5328588A (en) * | 1976-08-30 | 1978-03-16 | Kohkoku Chem Ind | Clouddproofing coats |
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