JPS61198743A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61198743A JPS61198743A JP60039741A JP3974185A JPS61198743A JP S61198743 A JPS61198743 A JP S61198743A JP 60039741 A JP60039741 A JP 60039741A JP 3974185 A JP3974185 A JP 3974185A JP S61198743 A JPS61198743 A JP S61198743A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- groove
- film
- semiconductor device
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、分離領域に対してジャンクション容量を持た
ないようにした半導体装置を製造する方法に関する。
ないようにした半導体装置を製造する方法に関する。
（従来技術）
従来、半導体基板上に各素子（例えば抵抗素子）を作る
場合、ＰＮ分離方式を採用すると、その分離領域との間
にジャンクションができるために、その間がジャンクシ
ョン容量を持って、素子の特性劣化の要因となっていた
。
場合、ＰＮ分離方式を採用すると、その分離領域との間
にジャンクションができるために、その間がジャンクシ
ョン容量を持って、素子の特性劣化の要因となっていた
。
（発明の目的）
本発明はかかる点に鑑みて成されたもので、その目的は
、素子を半導体基板から酸化膜により分離して素子と分
離領域との間がジャンクション容量を持たないようにし
た半導体装置を製造する方法を提供することである。
、素子を半導体基板から酸化膜により分離して素子と分
離領域との間がジャンクション容量を持たないようにし
た半導体装置を製造する方法を提供することである。
（発明の構成）
このために本発明の半導体装置を製造する方法は、半導
体基板における素子を形成すべき部分を囲むように該半
導体基板に溝部分を形成する第一工程と、該溝部分の表
面に酸化膜を形成する第二工程と、該溝部分の酸化膜の
底の部分を除去する第三工程と、該酸化膜を除去した底
の部分を拡大する第四工程と、上記酸化膜を成長させ且
つ上記拡大した部分の壁面に酸化膜を形成すると共に成
長させる第五工程とを具備し、該第五工程において形成
された酸化膜により上記素子形成部分の上面を除く全て
が囲まれ、他の領域から分離されるようにしている。
体基板における素子を形成すべき部分を囲むように該半
導体基板に溝部分を形成する第一工程と、該溝部分の表
面に酸化膜を形成する第二工程と、該溝部分の酸化膜の
底の部分を除去する第三工程と、該酸化膜を除去した底
の部分を拡大する第四工程と、上記酸化膜を成長させ且
つ上記拡大した部分の壁面に酸化膜を形成すると共に成
長させる第五工程とを具備し、該第五工程において形成
された酸化膜により上記素子形成部分の上面を除く全て
が囲まれ、他の領域から分離されるようにしている。
（実施例）
以下、本発明の実施例について説明する。第１図〜第７
図はその半導体装置の製法を示す図である。
図はその半導体装置の製法を示す図である。
■０本実施例では、まずシリコン基板１ （基板の上に
エピタキシャル成長させたもの）の上面にＣＶＤ法によ
ってＳｔＮ等を堆積させて保護膜２を形成する（第１図
）。
エピタキシャル成長させたもの）の上面にＣＶＤ法によ
ってＳｔＮ等を堆積させて保護膜２を形成する（第１図
）。
０９次に所定のマスクを用いて抵抗素子形成部分３の周
囲にあたる部分の保護膜２をエツチングにより除去して
窓４を形成する（第２図）。
囲にあたる部分の保護膜２をエツチングにより除去して
窓４を形成する（第２図）。
■０次に保護膜２をマスクとして窓４の部分からシリコ
ン基板１を所定の深さまでエツチングして除去し、溝部
分５を形成する（第３図）。
ン基板１を所定の深さまでエツチングして除去し、溝部
分５を形成する（第３図）。
０９次に酸素雰囲気中で酸化を促進させる。このとき、
保護膜２で覆われている部分は酸化されず、溝部分５の
壁及び底が酸化され、そこに酸化膜（ＳｉＯ２）６が成
長する。この成長による厚みは第３図における溝部分５
の外側方向に５５％、内側方向に４５％程度となる（第
４図）０１次にＲＩＥ （リアクティブイオンエツチン
グ装置）等を用いて、溝５の底の部分の酸化膜を除去す
る（第５図）。
保護膜２で覆われている部分は酸化されず、溝部分５の
壁及び底が酸化され、そこに酸化膜（ＳｉＯ２）６が成
長する。この成長による厚みは第３図における溝部分５
の外側方向に５５％、内側方向に４５％程度となる（第
４図）０１次にＲＩＥ （リアクティブイオンエツチン
グ装置）等を用いて、溝５の底の部分の酸化膜を除去す
る（第５図）。
０１次にシリコン゛エツチング液（弗硝酸と酢酸の混合
液等のように８１０２やＳｉＮに対してエンチングレー
トの遅い溶剤）にてエツチングを行うと、溝部分５の底
において、等友釣エツチングが行われ、その部分が除去
されて、溝部分５の下方に更に深い溝部分７が形成され
る（第６図）。
液等のように８１０２やＳｉＮに対してエンチングレー
トの遅い溶剤）にてエツチングを行うと、溝部分５の底
において、等友釣エツチングが行われ、その部分が除去
されて、溝部分５の下方に更に深い溝部分７が形成され
る（第６図）。
０１次に酸素雰囲気中において再度酸化させると、溝部
分５及び７の周囲に酸化膜８が成長し、抵抗素子形成部
分３の両側の酸化膜８が連続して、抵抗素子形成部分３
がその酸化膜８によって他から分離されるようになる。
分５及び７の周囲に酸化膜８が成長し、抵抗素子形成部
分３の両側の酸化膜８が連続して、抵抗素子形成部分３
がその酸化膜８によって他から分離されるようになる。
■、この後に所定のマスクにより保護膜２をエツチング
除去して、抵抗素子形成部分３に不純物拡散等により、
所定の値の抵抗素子を形成する。
除去して、抵抗素子形成部分３に不純物拡散等により、
所定の値の抵抗素子を形成する。
このようにして形成された抵抗素子は、シリコン基板１
に対して酸化膜８によって分離されるようになるので、
その分離領域との間にＰＮジャンクションが形成される
ことはない。
に対して酸化膜８によって分離されるようになるので、
その分離領域との間にＰＮジャンクションが形成される
ことはない。
なお、以上は抵抗素子部分について説明したが、他にト
ランジスタやＦＥＴについても同様に実施することがで
きる。
ランジスタやＦＥＴについても同様に実施することがで
きる。
（発明の効果）
以上のように本発明によれば、素子領域が酸化物によっ
て分離されるようになり、ジャンクション容量がなくな
り、その容量による問題の発生が起こることがなくなる
。
て分離されるようになり、ジャンクション容量がなくな
り、その容量による問題の発生が起こることがなくなる
。
第１図〜第７図は本発明の一実施例の製造方法を示す半
導体装置の部分断面図である。 １・・・シリコン基板、２・・・保護膜、３・・・抵抗
形成部分、４・・・窓、５・・・溝、６・・・酸化膜、
７・・・溝、８・・・酸化膜。
導体装置の部分断面図である。 １・・・シリコン基板、２・・・保護膜、３・・・抵抗
形成部分、４・・・窓、５・・・溝、６・・・酸化膜、
７・・・溝、８・・・酸化膜。
Claims (1)
- （１）．半導体装置を製造する方法において、半導体基
板における素子を形成すべき部分を囲むように該半導体
基板に溝部分を形成する第一工程と、該溝部分の表面に
酸化膜を形成する第二工程と、該溝部分の酸化膜の底の
部分を除去する第三工程と、該酸化膜を除去した底の部
分を拡大する第四工程と、上記酸化膜を成長させ且つ上
記拡大した部分の壁面に酸化膜を形成すると共に成長さ
せる第五工程とを具備し、該第五工程において形成され
た酸化膜により上記素子形成部分の上面を除く全てが囲
まれ、他の領域から分離されるようにしたことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039741A JPS61198743A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039741A JPS61198743A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198743A true JPS61198743A (ja) | 1986-09-03 |
Family
ID=12561387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039741A Pending JPS61198743A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198743A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5232866A (en) * | 1991-10-23 | 1993-08-03 | International Business Machines Corporation | Isolated films using an air dielectric |
| KR20010058395A (ko) * | 1999-12-27 | 2001-07-05 | 박종섭 | 반도체소자의 격리영역 형성방법 |
| JP2007511078A (ja) * | 2003-11-05 | 2007-04-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ＣＭＯＳデバイスのための歪みＳｉを形成する方法及び構造体 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192345A (ja) * | 1982-05-07 | 1983-11-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS59167029A (ja) * | 1983-03-11 | 1984-09-20 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-02-28 JP JP60039741A patent/JPS61198743A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192345A (ja) * | 1982-05-07 | 1983-11-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPS59167029A (ja) * | 1983-03-11 | 1984-09-20 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5232866A (en) * | 1991-10-23 | 1993-08-03 | International Business Machines Corporation | Isolated films using an air dielectric |
| KR20010058395A (ko) * | 1999-12-27 | 2001-07-05 | 박종섭 | 반도체소자의 격리영역 형성방법 |
| JP2007511078A (ja) * | 2003-11-05 | 2007-04-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ＣＭＯＳデバイスのための歪みＳｉを形成する方法及び構造体 |
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