JPS60233837A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60233837A JPS60233837A JP59088378A JP8837884A JPS60233837A JP S60233837 A JPS60233837 A JP S60233837A JP 59088378 A JP59088378 A JP 59088378A JP 8837884 A JP8837884 A JP 8837884A JP S60233837 A JPS60233837 A JP S60233837A
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- JP
- Japan
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- sio2
- rie
- poly
- element isolation
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関する。
従来、集積化された半導体装置の作製において、その素
子分離法としては、選択酸化により、局部的に厚い酸化
膜を形成する方法が用いられてきた。
子分離法としては、選択酸化により、局部的に厚い酸化
膜を形成する方法が用いられてきた。
しかし、この選択酸化法では、素子間の分離幅として数
ミクロンを必要とし、また、基板の深さ方向に関しては
、２μｍ程度の絶縁領域とするのが限界であった。
ミクロンを必要とし、また、基板の深さ方向に関しては
、２μｍ程度の絶縁領域とするのが限界であった。
しかし、近年、ＩＣチップ内に集積されるトランジスタ
ーやダイオード等の半導体素子の微細化が進むに従い、
電子や正孔等荷電粒子が隣接するトランジスター等に入
り込み干渉を起こすことがないよう設置される素子分離
領域などの不活性領域の縮少が要請されるようになって
きた。また、特にＣ−ＭＯ８素子に関しては、微細化に
よって、熱雑音などから隣接するトランジスタ等に大電
流が流れるというラッチアップ現象が起こりやすくなっ
ており、基板上の素子の集積度を上げるために、分離幅
の縮少のみならず、深い素子分離が望まれている。
ーやダイオード等の半導体素子の微細化が進むに従い、
電子や正孔等荷電粒子が隣接するトランジスター等に入
り込み干渉を起こすことがないよう設置される素子分離
領域などの不活性領域の縮少が要請されるようになって
きた。また、特にＣ−ＭＯ８素子に関しては、微細化に
よって、熱雑音などから隣接するトランジスタ等に大電
流が流れるというラッチアップ現象が起こりやすくなっ
ており、基板上の素子の集積度を上げるために、分離幅
の縮少のみならず、深い素子分離が望まれている。
本発明の目的は、上記の選択酸化法の欠点を解消し、半
導体素子の素子分離幅を数１０００Ｘ程度に制限するこ
とのできる改良された半導体装置の製造方法を提供する
ことである。
導体素子の素子分離幅を数１０００Ｘ程度に制限するこ
とのできる改良された半導体装置の製造方法を提供する
ことである。
本発明のかかる目的は、半導体基板に凹部を設けた後、
絶縁膜を前記凹部側面に残し、該凹部底部からの選択エ
ピタキシャル成長によりて、素子分離が施こされること
を特徴とする半導体素子の製造方法によって達成される
。
絶縁膜を前記凹部側面に残し、該凹部底部からの選択エ
ピタキシャル成長によりて、素子分離が施こされること
を特徴とする半導体素子の製造方法によって達成される
。
本発明の半導体素子の製造方法の一実施例を図面に順じ
て説明する。
て説明する。
第１図は本発明における素子分離を施した完成断面図で
ある。シリコンなどの半導体基板１１とエピタキシャル
層１２の間に、熱酸化１．ｃｖＤ酸化膜、シリコン窒化
膜などの絶縁膜】３＆が間に入シ、素子領域１２と素子
分離領域１３を交互に形成している。
ある。シリコンなどの半導体基板１１とエピタキシャル
層１２の間に、熱酸化１．ｃｖＤ酸化膜、シリコン窒化
膜などの絶縁膜】３＆が間に入シ、素子領域１２と素子
分離領域１３を交互に形成している。
第２図（、）〜（ｈ）は、第１図の半導体基板１１にシ
リコン基板を使用し、絶縁ｔ１％１３ａに熱酸化膜を使
用した際の製作工程例を示す。製作工程を図面を参照に
して順次説明する。
リコン基板を使用し、絶縁ｔ１％１３ａに熱酸化膜を使
用した際の製作工程例を示す。製作工程を図面を参照に
して順次説明する。
まず、第２図（ａ）に例示する様に、ｐ型シリコン基板
２１に熱酸化法などによって、約４．０ＯＸのシリコン
酸化膜２２を形成する。その後、ＣＶＤ法などによって
、約２５００１のシリコン窒化膜２３と約１．７μｍの
シリコン酸化膜２４を堆積させる。
２１に熱酸化法などによって、約４．０ＯＸのシリコン
酸化膜２２を形成する。その後、ＣＶＤ法などによって
、約２５００１のシリコン窒化膜２３と約１．７μｍの
シリコン酸化膜２４を堆積させる。
次に第２図（ｂ）に示す様に、特定の素子域（この場合
、Ｃ−ＭＯＳのｎウェルになるべき所）をフォトリソグ
ラフィーにより、パターニングし、シリコン窒化膜２３
及びシリコン酸化膜２４のエツチングを行う。
、Ｃ−ＭＯＳのｎウェルになるべき所）をフォトリソグ
ラフィーにより、パターニングし、シリコン窒化膜２３
及びシリコン酸化膜２４のエツチングを行う。
次に第２図（ｅ）に示す様に、シリコン基板２１の開口
部分を、異、方性を有したドライエツチング法などによ
シ、シリコン基板２１に垂直々溝を所望の深さ、たとえ
ば５μｍｔでエツチングする。この溝の深さが最終的な
素子分離の深さになる。本発明の半導体素子の製造方法
における実施例においては５μｍの深さが好ましく、溝
の深さを設定した後にマスクに使用したシリコン窒化膜
２３上のシリコン酸化膜２４を除去する。
部分を、異、方性を有したドライエツチング法などによ
シ、シリコン基板２１に垂直々溝を所望の深さ、たとえ
ば５μｍｔでエツチングする。この溝の深さが最終的な
素子分離の深さになる。本発明の半導体素子の製造方法
における実施例においては５μｍの深さが好ましく、溝
の深さを設定した後にマスクに使用したシリコン窒化膜
２３上のシリコン酸化膜２４を除去する。
次に第２図（ｄ）に示す様に、熱酸化を行い、溝の側面
、底面に約３０００Ｘの熱酸化膜２５を形成する。この
溝側面の熱酸化膜２５の膜厚が、最終的な素子分離の分
離幅になる。これは、素子分離幅を数１０００Ｘ程度の
幅に制限する分離法となる。
、底面に約３０００Ｘの熱酸化膜２５を形成する。この
溝側面の熱酸化膜２５の膜厚が、最終的な素子分離の分
離幅になる。これは、素子分離幅を数１０００Ｘ程度の
幅に制限する分離法となる。
次に第２図（、）に示す様に、異方性を有するドライエ
ツチング法により熱酸化膜２５をエツチングする。する
と、溝側面に熱酸化膜２５を残した状態で溝底部の熱酸
化膜２５が除去される。その後、残っているシリコン窒
化膜２３を除去しておく。
ツチング法により熱酸化膜２５をエツチングする。する
と、溝側面に熱酸化膜２５を残した状態で溝底部の熱酸
化膜２５が除去される。その後、残っているシリコン窒
化膜２３を除去しておく。
次に第２図（ｆ）に示す様に、ＣＶＤ法などによシ、約
１５００Ｘの多結晶シリコンまたはアモルファス・シリ
コン膜２６を全面に堆積させる。
１５００Ｘの多結晶シリコンまたはアモルファス・シリ
コン膜２６を全面に堆積させる。
次に第２図（ｇ）に示す様に、異方性を有するドライエ
ツチング法によシ溝側面のみに多結晶シリコンまたはア
モルファス・シリコン膜２６を残す。
ツチング法によシ溝側面のみに多結晶シリコンまたはア
モルファス・シリコン膜２６を残す。
この膜は、側壁保護用であり、次工程の選択エピタキシ
ャル成長時に、シリコンと酸化膜境界域に起こる揮発性
８１０の分子離脱によるエツチング現象を防ぐためのも
のでおる。
ャル成長時に、シリコンと酸化膜境界域に起こる揮発性
８１０の分子離脱によるエツチング現象を防ぐためのも
のでおる。
最後に、第２図（ｈ）に示す様に、５ｉＨ２ＣＡ２−
Ｃ１０系のガスを利用した選択エピタキシャル成長を実
施する。この手法により、溝開口部のみにシリコンが選
択エピタキシャル成長し、酸化膜２２上にはシリコンは
堆積しない。また前述の多結晶シリコンもＬ＜ｕアモル
ファス・シリコン膜２６Ｕ、溝開口部に対する気相エピ
タキシャル成長時に固相で単結晶化し、単一のエピタキ
シャル層２７を形成する。
Ｃ１０系のガスを利用した選択エピタキシャル成長を実
施する。この手法により、溝開口部のみにシリコンが選
択エピタキシャル成長し、酸化膜２２上にはシリコンは
堆積しない。また前述の多結晶シリコンもＬ＜ｕアモル
ファス・シリコン膜２６Ｕ、溝開口部に対する気相エピ
タキシャル成長時に固相で単結晶化し、単一のエピタキ
シャル層２７を形成する。
以上のような製作工程によシ第１図のような構造が作成
可能となる。この場合、シリコン領域２１、エピタキシ
ャル層２７のシリコン領域ともに素子形成が可能である
。前述の作成実施例では、素子分離幅３０００Ｘで分離
深さが５μｍとなる。
可能となる。この場合、シリコン領域２１、エピタキシ
ャル層２７のシリコン領域ともに素子形成が可能である
。前述の作成実施例では、素子分離幅３０００Ｘで分離
深さが５μｍとなる。
実際の応用例としては、Ｃ−ＭＯ８素子におけるｎ−Ｍ
ＯＳ 、 ｐ−Ｍ２Ｓ間の素子分離法が考えられる。素
子分離領域を深く形成することで、Ｃ−ＭＯＳの微細化
を進めても、う、チアツノ現象を充分防ぐことができる
。また、第２図（ｈ）に示す選択エピタキシャル成長時
に、途中でドー・やントガスを切シ換えてやシ、エピタ
キシャル層２７にｐ−ｎ接合を形成してやることもでき
る。前述の製作工程に適用してやれば、ｐ型シリコン基
板に素子分離と同時にｎウェルを形成することができる
。その状態を第３図に示す。３１がｐ領域、３２がｎ領
域、３３が酸化膜である。また、ドーｉ４ントガスを制
御することによりｎウェルのｐ−ｎ接合面近くの不純物
濃度を濃くしてやることも可能で、ラッチアップ現象の
抑止に更に有効になる。このようにｎウェル形成のだめ
のフォ） ＩＪングラフィーと拡散の工程を各１回ずつ
省略できることと合わせてＣ−ＭＯ８素子分離技術とし
て有効である。半導体基板１１としてｎ型を使用した場
合は前・本の例をｐ型−ｎ型を逆にして、同様に考えれ
ばよい。
ＯＳ 、 ｐ−Ｍ２Ｓ間の素子分離法が考えられる。素
子分離領域を深く形成することで、Ｃ−ＭＯＳの微細化
を進めても、う、チアツノ現象を充分防ぐことができる
。また、第２図（ｈ）に示す選択エピタキシャル成長時
に、途中でドー・やントガスを切シ換えてやシ、エピタ
キシャル層２７にｐ−ｎ接合を形成してやることもでき
る。前述の製作工程に適用してやれば、ｐ型シリコン基
板に素子分離と同時にｎウェルを形成することができる
。その状態を第３図に示す。３１がｐ領域、３２がｎ領
域、３３が酸化膜である。また、ドーｉ４ントガスを制
御することによりｎウェルのｐ−ｎ接合面近くの不純物
濃度を濃くしてやることも可能で、ラッチアップ現象の
抑止に更に有効になる。このようにｎウェル形成のだめ
のフォ） ＩＪングラフィーと拡散の工程を各１回ずつ
省略できることと合わせてＣ−ＭＯ８素子分離技術とし
て有効である。半導体基板１１としてｎ型を使用した場
合は前・本の例をｐ型−ｎ型を逆にして、同様に考えれ
ばよい。
更に、ｐ型半導体基板使用時のｎ −ＭＯＳとｎ−ＭＯ
８間の素子分離は、次のように達成できる。前述の製作
工程中第２図（ｂ）のシリコン酸化膜２４．シリコン窒
化膜２３の・ぞターニング幅を１μｍ程度とする。以下
第２図の（ｃ）〜（ｈ）までの製作工程を同様に行えば
、最終的に第４図のような］「形の酸化物形状４２がで
きる。この酸化物形状４２の領域全体を素子分離領域と
して利用すれば、分離幅１．３μｍ程度のｎ−ＭＯ８、
ｎ−ＭＯ８間の素子分離が達成できる。
８間の素子分離は、次のように達成できる。前述の製作
工程中第２図（ｂ）のシリコン酸化膜２４．シリコン窒
化膜２３の・ぞターニング幅を１μｍ程度とする。以下
第２図の（ｃ）〜（ｈ）までの製作工程を同様に行えば
、最終的に第４図のような］「形の酸化物形状４２がで
きる。この酸化物形状４２の領域全体を素子分離領域と
して利用すれば、分離幅１．３μｍ程度のｎ−ＭＯ８、
ｎ−ＭＯ８間の素子分離が達成できる。
このことは、同一の製作工程でｎ−ＭＯ８、ｎ−ＭＯ８
間の素子分離が容易に実施でき、１枚のフォトマスクで
、多品種のｎ−ＭＯ８、ｐ−ＭＯ８間の素子分離とｎ−
ＭＯ３、ｎ−ＭＯ８間の素子分離ができることと々る。
間の素子分離が容易に実施でき、１枚のフォトマスクで
、多品種のｎ−ＭＯ８、ｐ−ＭＯ８間の素子分離とｎ−
ＭＯ３、ｎ−ＭＯ８間の素子分離ができることと々る。
半導体基板にｎ型を使用した場合は、前述の例をｐ型、
ｎ型逆にして、同様に考えればよい。
ｎ型逆にして、同様に考えればよい。
尚、本発明の方法ばＣ−ＭＯ８に限らず、微細な分離幅
を必要とする他の半導体素子にも適用できる。
を必要とする他の半導体素子にも適用できる。
本発明の半導体装置の製造方法によれば、半導体基板の
深さ方向に２μｍ以上となる確実々素子分離を実現させ
、かつ、素子分離幅を数１０００Ｘとすることができる
ことから、複数から成る高密度な半導体素子の完全な素
子分離が達成され、安定化し。
深さ方向に２μｍ以上となる確実々素子分離を実現させ
、かつ、素子分離幅を数１０００Ｘとすることができる
ことから、複数から成る高密度な半導体素子の完全な素
子分離が達成され、安定化し。
た素子形成を行い得るので、高精度、高品質な半導体素
子を生産性良く得ることができる。また、１つの半導体
基板上にｐ−ＭＯ８、ｎ−ＭＯ８等多品種の半導体装置
を作製することができて、かつ、完全な素子分離が充分
行彦えることから、生産工程の簡易化と生産性の向上と
が充分図れる半導体装置の製造方法か得られる。
子を生産性良く得ることができる。また、１つの半導体
基板上にｐ−ＭＯ８、ｎ−ＭＯ８等多品種の半導体装置
を作製することができて、かつ、完全な素子分離が充分
行彦えることから、生産工程の簡易化と生産性の向上と
が充分図れる半導体装置の製造方法か得られる。
第１図は本発明の半導体装置の製造方法における素子分
離を施した完成断面図である。 第２図（、）〜（ｈ）は第１図の半導体装置の製造方法
の製作工程を示す説明図である。 第３図はｐ型シリコン基板処素子分離と同時にｎ−領域
を形成した状態を示す説明図である。 第４図は最終的工程の酸化物形状を示す説明図である。 １１・・・シリコン基板、１２山素子領域、１３・・・
素子分離領域、２１・・・ｐ型シリコン基板、２２・・
・シリコン酸化膜、２３・・・シリコン窒化膜、２４・
・・シリコン酸化膜、２５川熱酸化膜、２６・・・アモ
ルファス・シリコン膜、３１・・・ｐ−領域、３２・・
・ｎ−領域。 第１図 第 ２ 図 ９乙 ｌＩ２図 １に３図 第４図
離を施した完成断面図である。 第２図（、）〜（ｈ）は第１図の半導体装置の製造方法
の製作工程を示す説明図である。 第３図はｐ型シリコン基板処素子分離と同時にｎ−領域
を形成した状態を示す説明図である。 第４図は最終的工程の酸化物形状を示す説明図である。 １１・・・シリコン基板、１２山素子領域、１３・・・
素子分離領域、２１・・・ｐ型シリコン基板、２２・・
・シリコン酸化膜、２３・・・シリコン窒化膜、２４・
・・シリコン酸化膜、２５川熱酸化膜、２６・・・アモ
ルファス・シリコン膜、３１・・・ｐ−領域、３２・・
・ｎ−領域。 第１図 第 ２ 図 ９乙 ｌＩ２図 １に３図 第４図
Claims (1)
- 半導体基板に凹部を設けた後、絶縁膜を前記凹部側面に
残し、該凹部底部からの選択エピタキシャル成長によっ
て、素子分離が施されることを特徴とする半導体素子の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59088378A JPS60233837A (ja) | 1984-05-04 | 1984-05-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59088378A JPS60233837A (ja) | 1984-05-04 | 1984-05-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60233837A true JPS60233837A (ja) | 1985-11-20 |
Family
ID=13941125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59088378A Pending JPS60233837A (ja) | 1984-05-04 | 1984-05-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60233837A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422299A (en) * | 1989-09-11 | 1995-06-06 | Purdue Research Foundation | Method of forming single crystalline electrical isolated wells |
-
1984
- 1984-05-04 JP JP59088378A patent/JPS60233837A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422299A (en) * | 1989-09-11 | 1995-06-06 | Purdue Research Foundation | Method of forming single crystalline electrical isolated wells |
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