JPS61198920A - １／２↑ｎ同期信号生成回路 - Google Patents
１／２↑ｎ同期信号生成回路Info
- Publication number
- JPS61198920A JPS61198920A JP3925585A JP3925585A JPS61198920A JP S61198920 A JPS61198920 A JP S61198920A JP 3925585 A JP3925585 A JP 3925585A JP 3925585 A JP3925585 A JP 3925585A JP S61198920 A JPS61198920 A JP S61198920A
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- JP
- Japan
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- flip
- gate
- flop
- output
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、ＮＯＲゲート構成のマスター・スレーブ型フ
リップフロップで作られたトリガード・フリップフロッ
プ（以下、■フリップフロップと呼ぶ）を直列に接続し
、各Ｔフリップフロップの入力に対する分周出力から信
号を取出して２ｎクロックに対して１クロックの同期信
号を生成する同期信号生成回路の改良に関する。
リップフロップで作られたトリガード・フリップフロッ
プ（以下、■フリップフロップと呼ぶ）を直列に接続し
、各Ｔフリップフロップの入力に対する分周出力から信
号を取出して２ｎクロックに対して１クロックの同期信
号を生成する同期信号生成回路の改良に関する。
従来、２ｎクロックに対して１クロックの同期信号を出
力する１／２ｎ同期信号生成回路は、第５図に示すよう
に、Ｔフリップフロップ５１゜５２、・・・、５３をｎ
段直列に接続し、各段の出力をＮＯＲゲート５４に接続
して構成されている。
力する１／２ｎ同期信号生成回路は、第５図に示すよう
に、Ｔフリップフロップ５１゜５２、・・・、５３をｎ
段直列に接続し、各段の出力をＮＯＲゲート５４に接続
して構成されている。
ＮＯＲゲート５４の出力ＳＹＮが同期信号となる。
ｎ−３の場合のこの回路の各端子のタイムチャートは第
６図のようになる。
６図のようになる。
■フリップ７０ツブは第７図に示すように、トランスフ
ァ・ゲート７１とラッチ回路７２からなるマスター部、
トランスファー・ゲート７３とラッチ回路７４からなる
スレーブ部とにより構成され、スレーブ部の出力を相補
的にマスター部の入力トランスファ・ゲートに帰還する
ことにより実現される。
ァ・ゲート７１とラッチ回路７２からなるマスター部、
トランスファー・ゲート７３とラッチ回路７４からなる
スレーブ部とにより構成され、スレーブ部の出力を相補
的にマスター部の入力トランスファ・ゲートに帰還する
ことにより実現される。
このＴフリップフロップの動作は次の通りである。まず
クロックＣＬによりトランスフ？・ゲート７１が導通の
時は、クロックＣＬによりトランスファ・ゲート７３は
遮断状態であり、ゲート７１を通してラッチ回路７２は
その内容を書き換えられ、この時ラッチ回路７４はゲー
ト７３が遮断状態なので保持状態である。ＣＬ、ＣＬが
逆論理になると、今度はゲート７３が導通でラッチ回路
７４の内容が書き換えられ、ラッチ回路７２はゲート７
１が遮断状態であるから保持状態である。
クロックＣＬによりトランスフ？・ゲート７１が導通の
時は、クロックＣＬによりトランスファ・ゲート７３は
遮断状態であり、ゲート７１を通してラッチ回路７２は
その内容を書き換えられ、この時ラッチ回路７４はゲー
ト７３が遮断状態なので保持状態である。ＣＬ、ＣＬが
逆論理になると、今度はゲート７３が導通でラッチ回路
７４の内容が書き換えられ、ラッチ回路７２はゲート７
１が遮断状態であるから保持状態である。
こうしてこの回路は、入力信号のＣＬ、ＣＬの二つのク
ロックに対して出力信号Ｑが１サイクルする１／２分周
回路の動作をする。
ロックに対して出力信号Ｑが１サイクルする１／２分周
回路の動作をする。
ところで、入力クロック信号ＣＬ、ＣＬが理想的な逆位
相信号でなく、トランスファー・ゲート７１．７３を同
時に遮断状態にする期間がある場合を考える。つまりゲ
ート７１．７３の一方が導通状態になる前に必ず両方の
ゲートが遮断されるという場合である。このように両方
のゲートが遮断された時ラッチ回路７２．７４は同時に
保持状態になり、次に一方のゲートが導通になりそれに
続くラッチ回路はその内容を書替えられる。しかし他方
のラッチ回路はやはり保持状態であるから、この回路は
１／２分周動作をする。
相信号でなく、トランスファー・ゲート７１．７３を同
時に遮断状態にする期間がある場合を考える。つまりゲ
ート７１．７３の一方が導通状態になる前に必ず両方の
ゲートが遮断されるという場合である。このように両方
のゲートが遮断された時ラッチ回路７２．７４は同時に
保持状態になり、次に一方のゲートが導通になりそれに
続くラッチ回路はその内容を書替えられる。しかし他方
のラッチ回路はやはり保持状態であるから、この回路は
１／２分周動作をする。
上記と逆に、トランスファ・ゲート７１．７３が同時に
導通状態になる期間がある場合を考える。
導通状態になる期間がある場合を考える。
つまりゲート７１．７３の一方が遮断する前に両方のゲ
ートが導通状態になる期間がある場合である。この場合
はゲート７１．７３が導通状態にある期間中、ラッチ回
路７２．７４は同時に書替えのモードにあるため、回路
全体で内容が保持されるところがない。したがってこの
期間中は、各ラッチ回路の内容が自発的に刻々と書換え
られていく、いわゆる゛レーシング期間と呼ばれる状態
になる。レーシング期間（ゲート７１．７３が共に導通
状態にある期間）が長いと、このＴフリップフロップは
誤動作する。つまりトランスフ？・ゲートを通過してき
た信号がそのゲート直後のラッチ回路を通ってそのまま
次のトランスファ・ゲートまで通り抜けてしまうと、誤
動作を生ずるのである。従って、レーシングによる誤動
作が生じないための条件は、両方のトランスフ？・ゲー
トが導通状態にある期間がトランスファ・ゲートとラッ
チ回路の信号伝搬時間の和以内にあることである。
ートが導通状態になる期間がある場合である。この場合
はゲート７１．７３が導通状態にある期間中、ラッチ回
路７２．７４は同時に書替えのモードにあるため、回路
全体で内容が保持されるところがない。したがってこの
期間中は、各ラッチ回路の内容が自発的に刻々と書換え
られていく、いわゆる゛レーシング期間と呼ばれる状態
になる。レーシング期間（ゲート７１．７３が共に導通
状態にある期間）が長いと、このＴフリップフロップは
誤動作する。つまりトランスフ？・ゲートを通過してき
た信号がそのゲート直後のラッチ回路を通ってそのまま
次のトランスファ・ゲートまで通り抜けてしまうと、誤
動作を生ずるのである。従って、レーシングによる誤動
作が生じないための条件は、両方のトランスフ？・ゲー
トが導通状態にある期間がトランスファ・ゲートとラッ
チ回路の信号伝搬時間の和以内にあることである。
ＮＯＲゲートでＴフリップ７０ツブを構成すると、第８
図に示すように８ゲートで構成できる。
図に示すように８ゲートで構成できる。
第８図で、８１，８２．８５．８６がトランスファ・ゲ
ートで、８３と８４．８７と８８がそれぞ−れ対でラッ
チ回路を形成している。このＴフリップフロップがレー
シングで誤動作を生じないための条件は、１ ＮＯＲゲ
ートの伝搬遅延時間をτｐｄとした時、両トランスファ
・ゲートが共に導通状態になっている期間Ｔが Ｔ＜２τｐｄ ・・・（１）を満たすことで
ある。何故なら、最短２τｐｄで信号はトランスファ・
ゲートを通りラッチ回路の内容を書換えてしまうからで
ある。
ートで、８３と８４．８７と８８がそれぞ−れ対でラッ
チ回路を形成している。このＴフリップフロップがレー
シングで誤動作を生じないための条件は、１ ＮＯＲゲ
ートの伝搬遅延時間をτｐｄとした時、両トランスファ
・ゲートが共に導通状態になっている期間Ｔが Ｔ＜２τｐｄ ・・・（１）を満たすことで
ある。何故なら、最短２τｐｄで信号はトランスファ・
ゲートを通りラッチ回路の内容を書換えてしまうからで
ある。
一方、ラッチ回路は第９図に示すように二つのＮＯＲゲ
ートで構成される。このラッチ回路で入力が逆論理にな
って出力Ｑ、Ｑが書換えられるところを考えてみる。入
力が“０″（低論理レベル）から“１″ （“高論理レ
ベル）に変ると、その入力が接続されている側のＮＯＲ
ゲートの出力（゛第９図ではＱ）は直ちに“１”から“
０”に変る。ところが入力が“１″から“Ｏｎに変る方
のＮＯＲゲート出力（第９図ではＱ）は、入力の切替わ
り時ではなく出力Ｑが°゛１”から“Ｏｎに切替わって
から反転する。つまり、６１″から“０”になる出力よ
りもＯ”から“１″になる出力の方が１τｐｄだけ遅れ
る。この結果このラッチ回路の入力を交互に切換えた時
の出力の反転は第１０図に示すように、出力Ｑ、Ｑが共
に論理のしきい値電圧より低くなる時間（論理“ＯＩＩ
の時間）が１τｐｄあることになる。第８図に示したＴ
フリップフロップは、ＣＬ （ＣＬ）が０”の時に導通
状態となるから、その出力Ｑ、Ｑをそのまま次段のＴフ
リップ７０ツブのＣＬ、ＯＬ端子に接続すると、そのＴ
フリップフロップは１τｐｄの間両トランスファ・ゲー
トが導通状態になってこの期間レーシングを生じる虞れ
がある。しかしこの期間には、（１）式に示したように
もともと２でｐｄのマージンがあるから、結局Ｔフリッ
プフロップを直接接続すると、１τｐｄの動作マージン
が残ることになる。
ートで構成される。このラッチ回路で入力が逆論理にな
って出力Ｑ、Ｑが書換えられるところを考えてみる。入
力が“０″（低論理レベル）から“１″ （“高論理レ
ベル）に変ると、その入力が接続されている側のＮＯＲ
ゲートの出力（゛第９図ではＱ）は直ちに“１”から“
０”に変る。ところが入力が“１″から“Ｏｎに変る方
のＮＯＲゲート出力（第９図ではＱ）は、入力の切替わ
り時ではなく出力Ｑが°゛１”から“Ｏｎに切替わって
から反転する。つまり、６１″から“０”になる出力よ
りもＯ”から“１″になる出力の方が１τｐｄだけ遅れ
る。この結果このラッチ回路の入力を交互に切換えた時
の出力の反転は第１０図に示すように、出力Ｑ、Ｑが共
に論理のしきい値電圧より低くなる時間（論理“ＯＩＩ
の時間）が１τｐｄあることになる。第８図に示したＴ
フリップフロップは、ＣＬ （ＣＬ）が０”の時に導通
状態となるから、その出力Ｑ、Ｑをそのまま次段のＴフ
リップ７０ツブのＣＬ、ＯＬ端子に接続すると、そのＴ
フリップフロップは１τｐｄの間両トランスファ・ゲー
トが導通状態になってこの期間レーシングを生じる虞れ
がある。しかしこの期間には、（１）式に示したように
もともと２でｐｄのマージンがあるから、結局Ｔフリッ
プフロップを直接接続すると、１τｐｄの動作マージン
が残ることになる。
ところが第１１図に示すように、ラッチ回路の一方の出
力端子（石）に大きい容量負荷がある場合を考えると、
この容量Ｃがある出力端子は立上り、立下りともに遅く
なる。そうすると第１０図の動作波形は第１２図のよう
になり、出力Ｑ、Ｑともに“Ｏ″になる期間は１τｐｄ
より長くなるところが生じる。従って上述した１τｐｄ
の動作マージンは更に減少する。例えば、ＮＯＲゲート
がその容量Ｃに電流を供給する能力をｌｄ、論理振幅を
Ｖとすると、レーシングによる誤動作を生じない条件は
おおむね次のようである。
力端子（石）に大きい容量負荷がある場合を考えると、
この容量Ｃがある出力端子は立上り、立下りともに遅く
なる。そうすると第１０図の動作波形は第１２図のよう
になり、出力Ｑ、Ｑともに“Ｏ″になる期間は１τｐｄ
より長くなるところが生じる。従って上述した１τｐｄ
の動作マージンは更に減少する。例えば、ＮＯＲゲート
がその容量Ｃに電流を供給する能力をｌｄ、論理振幅を
Ｖとすると、レーシングによる誤動作を生じない条件は
おおむね次のようである。
τｐｄ＞ＣＶ／（２１ｄ ）
よって
Ｃ＜２Ｉｄ ・τｐｄ／Ｖ ・・・（２）
例えば、Ｉｄ −１００μＡ１ｒｏｄ−１００ｐｓｅｃ
。
例えば、Ｉｄ −１００μＡ１ｒｏｄ−１００ｐｓｅｃ
。
Ｖ−０，８Ｖとすると、
Ｃ＜２５ｆＦ
となり、出力端子Ｑ、Ｑに僅か２５ｆＦのアンバランス
な負荷容量があると、このＴフリップフロップを直列に
２段接続して１／４分周回路を構成した時２段目のＴフ
リップフロップでレーシングによる誤動作を生じること
になる。
な負荷容量があると、このＴフリップフロップを直列に
２段接続して１／４分周回路を構成した時２段目のＴフ
リップフロップでレーシングによる誤動作を生じること
になる。
従来のＴフリップフロップを直列接続した１／２ｎ同期
信号生成回路は、各Ｔフリップフロップの出力Ｑ、Ｑの
うち一方が同期をとるためのＮＯＲゲートに接続されて
いるため、Ｑ、Ｑに不均衡な負荷容量が存在しているこ
とになる。従って（２）式によれば、第５図の回路で０
１．Ｑ２・・・の不均衡負荷容量が大きくなるか、ある
いは各々のＮＯＲゲートの電流能力が下がる（つまり低
消費電力化する）と、レーシングによる誤動作を生じる
ことになる。
信号生成回路は、各Ｔフリップフロップの出力Ｑ、Ｑの
うち一方が同期をとるためのＮＯＲゲートに接続されて
いるため、Ｑ、Ｑに不均衡な負荷容量が存在しているこ
とになる。従って（２）式によれば、第５図の回路で０
１．Ｑ２・・・の不均衡負荷容量が大きくなるか、ある
いは各々のＮＯＲゲートの電流能力が下がる（つまり低
消費電力化する）と、レーシングによる誤動作を生じる
ことになる。
本発明は上記した点に鑑みなされたもので、低消費電力
化を図ってもレーシングによる誤動作を生じないように
したＮＯＲゲート構成の１／２ｎ同期信号生成回路を提
供することを目的とする。
化を図ってもレーシングによる誤動作を生じないように
したＮＯＲゲート構成の１／２ｎ同期信号生成回路を提
供することを目的とする。
本発明は、２入力ＮＯＲゲート構成マスター・スレーブ
型Ｔフリップフロップを直列接続し、この回路から同期
信号ＳＹＮを得るためのゲートに接続する出力として、
各Ｔフリップ７０ツブの出力（つまりスレーブ部の出力
）ではなく、Ｔフリップフロップ内部のマスター部のラ
ッチ回路の出力を用いることを特徴とする。
型Ｔフリップフロップを直列接続し、この回路から同期
信号ＳＹＮを得るためのゲートに接続する出力として、
各Ｔフリップ７０ツブの出力（つまりスレーブ部の出力
）ではなく、Ｔフリップフロップ内部のマスター部のラ
ッチ回路の出力を用いることを特徴とする。
本発明によれば、僅かな接続配線の変更を行なうのみで
、Ｔフリップ７０ツブのレーシングに基く誤動作を防止
して安定な正常動作が補償された低消費電力型の１／２
ｎ同期信号生成回路を得ることができる。
、Ｔフリップ７０ツブのレーシングに基く誤動作を防止
して安定な正常動作が補償された低消費電力型の１／２
ｎ同期信号生成回路を得ることができる。
以下本発明の実施例を詳細に説明する。
第１図〜第３図は一実施例の構成を示す。
第１図はＴフリップフロップの構成である。基本的に第
８図と同様であり、２入力ＮＯＲゲート１１．１２がマ
スター部のトランスファゲート、２入力ＮＯＲゲート１
３．１４がマスター部のラッチ回路を構成し、１５．１
６がスレーブ部のトランスファゲート、１７．１８がス
レーブ部のラッチ回路を構成している。従来のＴフリッ
プフロップと異なる点はマスター部のラッチ回路に出力
端子Ｍ（またはＭ）を設けていることである。このＴフ
リップ７０ツブを記号的に第２図のように示す。
８図と同様であり、２入力ＮＯＲゲート１１．１２がマ
スター部のトランスファゲート、２入力ＮＯＲゲート１
３．１４がマスター部のラッチ回路を構成し、１５．１
６がスレーブ部のトランスファゲート、１７．１８がス
レーブ部のラッチ回路を構成している。従来のＴフリッ
プフロップと異なる点はマスター部のラッチ回路に出力
端子Ｍ（またはＭ）を設けていることである。このＴフ
リップ７０ツブを記号的に第２図のように示す。
第３図はこの様なｎ段のＴフリップ７０ツブ３１．３２
．・・・、３３を縦続接続して、各段の端子Ｍからの出
力を同期信号Ｓ Ｙ Ｎ ｙ！ｒ１ｇＩＩるためのＡＮ
ＤＮＯゲートに入力した構成を示している。
．・・・、３３を縦続接続して、各段の端子Ｍからの出
力を同期信号Ｓ Ｙ Ｎ ｙ！ｒ１ｇＩＩるためのＡＮ
ＤＮＯゲートに入力した構成を示している。
ここで各Ｔフリップ７０ツブの出力Ｑ、Ｑと次段の入力
Ｃ，Ｃとは、極力接近させて不均衡容量が最小となる接
続とする。
Ｃ，Ｃとは、極力接近させて不均衡容量が最小となる接
続とする。
第４図はこの第３図の回路の動作タイミング波形を示す
。
。
このような構成とすれば、同期信号ＳＹＮを作ることに
基く不均衡な容量は各Ｔフリップフロップの出力に接続
していないから、次段のＴフリップフロップのレーシン
グには影響を与えることがない。従ってレーシングによ
る誤動作を避けるための余裕時間は第１０図に示したよ
うに不均衡容量がない場合に対応した約１τｐｄが確保
されることになり、この同期回路は全体として安定な動
作をする。
基く不均衡な容量は各Ｔフリップフロップの出力に接続
していないから、次段のＴフリップフロップのレーシン
グには影響を与えることがない。従ってレーシングによ
る誤動作を避けるための余裕時間は第１０図に示したよ
うに不均衡容量がない場合に対応した約１τｐｄが確保
されることになり、この同期回路は全体として安定な動
作をする。
第３図では同期信号ＳＹＮをつくるゲートとしてＡＮＤ
ＮＯゲートを用いたが、高論理レベルで論理積がとれる
他のゲート例えばＮＡＮＤゲートを用いてもよい。また
第１図の出力端子Ｍを用いる場合には、高論理レベルで
論理積がとれる回路。
ＮＯゲートを用いたが、高論理レベルで論理積がとれる
他のゲート例えばＮＡＮＤゲートを用いてもよい。また
第１図の出力端子Ｍを用いる場合には、高論理レベルで
論理積がとれる回路。
例えばＯＲゲートやＮＯＲゲートを用いることが必要で
ある。
ある。
以上のように本発明によれば、ＮＯＲゲート構成の１／
２ｎ同期信号生成回路を低消費電力化した場合にも、レ
ーシングによる誤動作を避けて安定な動作を確保するこ
とができる。
２ｎ同期信号生成回路を低消費電力化した場合にも、レ
ーシングによる誤動作を避けて安定な動作を確保するこ
とができる。
第１図〜第３図は本発明の一実施例による１／２ｎ同期
信号生成回路を示す図、第４図はその動作を説明するた
めの波形図、第５図は従来の１／２ｎ間期信号生成回路
を示す図、第６図はその動作を説明するための波形図、
第７図は分周回路の基本構成を示す図、第８図はその構
成要素であるＴフリップフロップの構成を示す図、第９
図はその構成要素であるラッチ回路の構成を示す図、第
１０図はその動作を説明するための波形図、第１１図は
ラッチ回路の出力端子に不均衡容量負荷がある状態を示
す図、第１２図はその場合の動作を説明するための波形
図である。 １１．１２．１３，１４．１５．１６．１７゜１８・・
・２入力ＮＯＲゲート、Ｍ、Ｍ・・・マスター部出力端
子、３１．３２．３３・・・Ｔフリップフロップ、３４
・・・ＡＮＤゲート（同期信号生成用）。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図 ♂ １ｄ 第７図 ＣＬ ＣＬ 第８図 ＣＬ ＣＬ 第９図 第１０図 第１１図 第１２図 □ｔ
信号生成回路を示す図、第４図はその動作を説明するた
めの波形図、第５図は従来の１／２ｎ間期信号生成回路
を示す図、第６図はその動作を説明するための波形図、
第７図は分周回路の基本構成を示す図、第８図はその構
成要素であるＴフリップフロップの構成を示す図、第９
図はその構成要素であるラッチ回路の構成を示す図、第
１０図はその動作を説明するための波形図、第１１図は
ラッチ回路の出力端子に不均衡容量負荷がある状態を示
す図、第１２図はその場合の動作を説明するための波形
図である。 １１．１２．１３，１４．１５．１６．１７゜１８・・
・２入力ＮＯＲゲート、Ｍ、Ｍ・・・マスター部出力端
子、３１．３２．３３・・・Ｔフリップフロップ、３４
・・・ＡＮＤゲート（同期信号生成用）。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図 ♂ １ｄ 第７図 ＣＬ ＣＬ 第８図 ＣＬ ＣＬ 第９図 第１０図 第１１図 第１２図 □ｔ
Claims (1)
- ２入力ＮＯＲゲート構成のマスター・スレーブ型トリガ
ード・フリップフロップをｎ段直列に接続し、２ｎクロ
ックに対して１クロックの同期信号を出力する回路にお
いて、各々のトリガード・フリップフロップのマスター
部のラッチ回路からの出力により各トリガード・フリッ
プフロップの同期信号を生成することを特徴とする１／
２＾ｎ同期信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3925585A JPS61198920A (ja) | 1985-02-28 | 1985-02-28 | １／２↑ｎ同期信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3925585A JPS61198920A (ja) | 1985-02-28 | 1985-02-28 | １／２↑ｎ同期信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198920A true JPS61198920A (ja) | 1986-09-03 |
Family
ID=12548027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3925585A Pending JPS61198920A (ja) | 1985-02-28 | 1985-02-28 | １／２↑ｎ同期信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198920A (ja) |
-
1985
- 1985-02-28 JP JP3925585A patent/JPS61198920A/ja active Pending
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