JPS61199130A - デ−タフロ−処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分針） 本発明はデータフロー処理装置に関し、特にデータ駆動
方式によシ演算順序を制御するデータフロー処理装ｆｆ
１Ｋ関するものである。

（従来技術とその問題点） 従来ｐデータフロー処理装置は複数の演算処理機構や入
出力処理機構を接続する場合に、例えば乗算器、加Ｗ、
器などの固定された単一機能を持つ演算回路、メモリア
クセスコントローラ、入出力コントローラなどの固定さ
れた単一機能を持つ演算回路をリング状にパイプライン
方式のバスで接続する方式が開発提案されている。

このデータフロー処理装置は演算回路等の種類の選択お
よび演算回路を並べる順序をある特定の処理に対して最
適なものとする必要があシ、それ以外の処理に対しては
パフォーマンスが低下するという問題があった。また、
このデータフロー処理装置は処理に応じて、演算器の種
類や、配置を変えると、必要とする演算器の種類が増加
し、コストの増大を招く。

これに対し、この種のデータフロー処理装置（特開昭５
８−７０３６０号公報記載）は第２図に示すように演算
回路を多機能化し、プロセッサユニットに集約し、パイ
プライン方式のバスでトランスファー・テーブルメモリ
２２．パラメータテーブルメモリ２３．データメモリ２
４．キューメモリ２５およびプロセッサユニット２６を
結合し、２項演算に対してはデータフロ一方式によるコ
ントロールを初期設定されたパラメータテーブル、およ
びデータメモリを用いて行い、さらに外部回路との入出
力を行うバスインターフェースを備えたものを１モジエ
ールとしたとき、同一のモジ為−ルを複数個直列に接続
するだけで、接続個数に応じてパフォーマンスが向上す
るデータフロー処理装置が提案されている。

しかし、このデータフロー処理装置はデータの行き先ア
ドレスを貯えておくトランスファーテーブルメモリ２２
と、前記のアドレスでアクセスされ、命令を貯えておく
パラメータテーブルメモリ２３と、２項演算の片側の入
力データを一時貯えておくデータメモリ２４と、前記デ
ータメモリからのデータの待ち合せを行うキューメモリ
２５と、前記キューメモリ出力に対して２項演算または
単項演算を行い前記トランスファーテーブルメモリへ出
力するプロセッサユニット２６と、これらを接続するリ
ング状のパイプラインバス２８と、前記パイプラインバ
スと外部バスとの間のデー／（７）入出力をコントロー
ルするバスインターフェース２１とを備え初期設定時に
前記パラメータテーブルメモリに任意に設定された命令
に従って前記プロセッサユニットが動作し、たとえば、
このプロセッサユニットの動作機能の中で、数値発生と
コピーの動作やプロセッサユニットの入力データ、出力
データの数及び２項演算時の待ち合せ制御等が行なわれ
る。

すなわち、数値発生は、入力データの中のデータ値と発
生個数と増分値とをみて、入力データの中のデータ値に
増分値を発生個数分だけ順に加えていき、発生個数分だ
けの出力データを発生する処理である。この機能はくシ
かえしのある処理を行う場合や、メモリのアドレスを発
生させる場合に用いられる。このとき出力データの中の
トランスファーテーブルメそり２２のアドレスは変化せ
ず、入力データの中にあるトランスファーテーブルメモ
リ２２のアドレスをそのまま出力する。

コピーは、入力データの中のデータ値と、コピー回数を
みて、入力データの中のデータ値をそのまま出力データ
の中のデータ値にコピー回数分だけコピーして出力する
処理である。このとき出力データの中にあるトランスフ
ァーテーブルメモリ２２のアドレスは入力データの中に
あるトランスファーテーブルメモリ２２のアドレスに出
力の順で１ずつ加算された値となる。

プロセッサユニット２６への入力データの数は１つまた
は２つであシ、出力データの数は１から１６まで指定で
きる。入力データの数が１つの場合の処理を単項演算と
いい、入力データの数が２つの場合の処理を２項演算と
いう。単項演算の場合は入力データの数が１つであるの
で待ち合せを行う必要はないが２項演算の場合は２つの
データがそろうまで演算が実行できないので先に到着し
たデータをデータメモリ２４の中の２項キ為−に保存し
ておき、待ち合せを行って、後に到着し九データがきた
ときにデータメモリの中の２項キエーからよみ出したデ
ータと一緒にしてキューメモリ５を通してプロセッサユ
ニット２６での演算を開始する。すなわち、２項演算に
対してはデータフロ一方式の実行制御を行っている。出
力データ数が２以上のときには、出力をしている間ビジ
ーフラグをたて、キューメモリ２５からの入力を禁止す
る。このデータフロー処理装置の２項データの待ち合わ
せ制御は、各項がデータ列であっても正しく動作する。

即ち、ＡＸＢなる乗算でのデータ人とデータＢとを揃え
るだけでな（、Ａｉ　ＸＢｉなる乗算に対しＡｏ×Ｂｏ
　、ＡＩＸＢＩ　、・・・・・・を正しく対応づけうる
。このようなデータ列に対する処理においてはデータ列
の全ての要素の処理終了をまりて次の処理を開始するデ
ータ列の処理同期制御が必要である場合がある。例えば
ｓｚ−ＭａＸ（Ａｉ）、枳−なる処理ではＡｉを全て参
照し最大値ｄを決定後Ｂ１ｍＡ１／ｄの処理を行う必要
がある。しかしながら前記データフロー制御だけでは効
率よく上記データ列の処理同期制御ができない。

（発明の目的） 本発明の目的は従来のデータフロー処理装置における欠
点を除去すると共にデータ流計数回路を備えたデータフ
ロー処理装置によシデータ列の処理同期制御が必要なプ
ログラムをも効率的に実行させうるデータフロー処理装
置を提供することにある。

（本発明の構成） 本発明によれば、データの行き先アドレスを貯えておく
トランスファーテーブルメモリと、前記のアドレスでア
クセスされ、命令を貯えておくパラメータテーブルメモ
リと、２データ演算の片側の入力データを一時貯えてお
くデータメモリと、前記データメモリからのデータの待
ち合せを行う中２−メモリと、前記キ瓢−メモリ出力に
対して２項演算または単項演算を行い、前記トランスフ
ァーテーブルメモリへ出力するプロセッサユニットと、
これらを接続するリング状のパイプラインパスと、前記
パイプラインバスと外部パスとの間のデータの入出力を
コントロールするパスインターフェースと、同一の行き
先アドレスをもつ到着データの数を計数し、あらかじめ
指定される２つの異なる行き先アドレスに対する到着デ
ータ数が等しくなったときだけ制御のためのデータを主
成するデータ流計数回路を備え、初期設定時に前記パラ
メータテーブルメモリに任意に設定された命令に従って
前記プロセッサユニットを動作させるデータフロー処理
装置が得られる。

（実施例） 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一冥施例を示す。第１図において、本
発明の一実施例は外部パスに接続されるパスインターフ
ェイス１１と、このパスインターフェイス１１に信号線
１８ｂを介して接続されるトランスファテーブル１２と
、このトランスファーテーブルメモリ１２に信号線１９
ａを介して接続されるパラメータテーブルメモリ１３と
、このパラメータテーブル１３に信号線１９ｂを介して
接続されるデータメモリ１４と、このデータメモリ１４
に信号線１９ｃを介して接続されるキューメモリ１５と
、このキューメモリ１５に信号線１９ｄを介して接続さ
れ、かつトランスファーテーブルメモリ１２に信号線１
９ｅを介して接続されるトランスファーテーブルメモリ
１２と、パラメータテーブルメモリ１７に信号線１７ａ
に接続されるデータ流計数回路１７とを含む。とれらト
ランスファーテーブルメモリ１２．パラメータテーブル
メモリ１３．データメモリ１４．キューメモリ１５．プ
ロセツサユニツト１６はパイプライン方式のパス（以下
ではパイプラインバスと呼ぶ）１９８〜１９ｅ　　でリ
ング状に接続されている。パスインターフェース１１は
外部（図示せず）よシ入力したデータをトランスファー
テーブルメモリ１２へ供給し、キ為−メモＩＪ　１５か
らの外部出力データを外部へ送出する。トランスファー
テーブルメモリ１２はパイプラインバス１９ｅからの入
力も含めて３系統の入力ボートを持ち、各ポートに対し
て優先権コントロールをしながら、ｌパイプラインサイ
クル毎に入力ボートを選択する。

データ流計数回路１７以外の構成はデータ処理回路（特
開昭５８−７０３６０）と同一であるので、それらに関
する詳細な説明を省略する。第３図は本データフロー処
理装置で並列処理がなされるように画像処理での４連結
レーベルグ処理のデータのアクセス順序を示す。第３図
において画素！５１〜ａ５６　は互いに無関係にレーペ
リング処理を進めることが出来る。例えば画素ａ５３の
４連結近傍である上、下、左、右に位置する画素のうち
、上、左に位置する画素ａ４２と１１４３とが処理対象
となる。右、下に位置する画素１１６３．２６４　　は
逆に画素１６３．ａ６４　　での処理で連結性が調べら
れる。このため画素ａ５１〜ａ５６のレーベリング処理
は画素８４１〜ａ４５のレーベリング処理が終了すれば
同時に行ってもよいことがわかる。逆に画素ａ５１−８
５６のレーベリング処理は画素ａ　４１Ａ−ａ　４５の
レーペリング処理終了後開始した方が無難であると云え
る。

第４図はデータ流計数回路におけるデータ流計数命令の
動作を説明するための図である。プログラムによって画
素ａ４１〜ａ４５０５個のアドレス・データが人のデー
タ列として生成される。データ計数命令は最初０の値を
状態としてもち画素１４１〜ａ４５　のアドレスデータ
が順次到着するとＣのデータ列としてそのまま出°力す
ると共に順次内部の状態値を％１７増加する。画素１４
１〜ａ４５　　のレーペリング処理結果のデータがＢの
データ列として到着するとデータ計数命令はそのまｌＤ
のデータ列として出力すると共に順次内部の状態値を゛
１′減少させる。人のデータ列が５個、Ｂのデータ列が
遅れて５個到着した時内部の状態値はＯＫ戻シこの時デ
ータ計数命令は制御データとしてＥに出力する。このＥ
のデータは画素８５１〜ａ５６のアドレスデータを生成
する同期データとして用いられる。

（発明の効果） 本発明は以上説明したように従来のデータフロー処理装
置（特開昭５８−７０３６０）　において同一データ名
で表わされるデータ列を適宜分割して部分データ列に分
は部分データ列終了後次の部分データ列の処理を開始す
る同期制御が容易となり画偉処理でのレーベリング処理
等へ利用出来る効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来のデータ処理装置を示すブロック図、第３図社画像
処理でのレーベリング処理の画素アクセスを説明する図
、第４図はデータ流計数回路動作を示したデータフロー
図である。 図において、１１・・・・・・バスインタフェイス、１
２・・・・・・トランス７アーテーブルメモ１７．１３
・・・・・・パラメータテーブルメモリ、１４・・・・
・・データメ彎り、１５・・・・・・キューメモリ、１
６・・・・・・プロセッサユニツ）、１７・・・・・・
データ流計数回路。 ２−二：−６ 事２回

Claims (1)

【特許請求の範囲】
1. データの行き先アドレスを貯えておくトランスファーテ
   ーブルメモリと、前記のアドレスでアクセスされ、命令
   を貯えておくパラメータテーブルメモリと、２項データ
   演算の片側の入力データを一時貯えておくデータメモリ
   と、前記データメモリからのデータの待ち合せを行うキ
   ューメモリと、前記キューメモリ出力に対して２項演算
   または単項演算を行い、前記トランスファーテーブルメ
   モリへ出力するプロセッサユニットと、これらを接続す
   るリング状のパイプラインバスと、前記パイプラインバ
   スと外部バスとの間のデータの入出力をコントロールす
   るバスインターフェースと、同一の行き先アドレスをも
   つ到着データの数を計数し、あらかじめ指定される２つ
   の異なる行き先アドレスに対する到着データ数が等しく
   なったときだけ制御のためのデータを生成するデータ流
   計数回路とを備え、初期設定時に前記パラメータテーブ
   ルメモリに任意に設定された命令に従って前記プロセッ
   サユニットを動作させることを特徴とするデータフロー
   処理装置。