JPS61199331A - 平衡ｃｍｏｓ　ａｎｄ論理ゲ−ト回路 - Google Patents

平衡ｃｍｏｓ　ａｎｄ論理ゲ−ト回路

Info

Publication number
JPS61199331A
JPS61199331A JP60299817A JP29981785A JPS61199331A JP S61199331 A JPS61199331 A JP S61199331A JP 60299817 A JP60299817 A JP 60299817A JP 29981785 A JP29981785 A JP 29981785A JP S61199331 A JPS61199331 A JP S61199331A
Authority
JP
Japan
Prior art keywords
transistor
transistors
drain
pair
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60299817A
Other languages
English (en)
Inventor
シエン・フアン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPS61199331A publication Critical patent/JPS61199331A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １１へ九ｌ この発明は、一般に、相補形金属酸化物半導体（０ＭＯ
Ｓ）集積回路に関するものであり、さらに特定的に言え
ば、集積回路サブストレート上に位相的に規則正しく配
列される、平衡ＣＭＯＳ論理回路に関するものである。
これまで、従来の０Ｍ０８回路は、集積サブストレート
上に、位相的にランダムにレイアラを−され、サブスト
レート上のかなりの量のスペース領域を占めていた。こ
のランダムなレイアウトのために、先行技術の回路の構
築は、様々な個々の回路要素の間に増加した数の中間リ
ード、ならびに回路全体を通じて効率悪く延びる大きい
数の電力リードを必要とする。結果として、先行技術の
従来の０ＭＯ３は、動作速度が遅い、および製造コスト
が高いという欠点がある。
それゆえに、より少ない量の集積表面領域を必要とする
ために、集積回路構造上に位相的に規則正しく配列され
る平衡ＣＭＯ３論理回路を提供することが望ましい。表
面領域を減じた集積回路を利用することによって、サブ
ストレート上の様々な論理回路の構成は、動作するリー
ドのルーティング要求を最小にし、回路動作速度および
効率を改良する。
ｑｒｒｉｉｔｙ＞ｍＬ したがって、この発明の一般的な目的は、より少ない母
の表面領域を必要とするために、集積回路サブストレー
ト上に位相的に規則正しく配列される平衡ＣＭＯ３論理
回路を提供することである。
この発明の目的は、高い動作速度を有する平衡ＣＭＯ３
論理回路を提供することである。
この発明の他の目的は、ドレインがそれぞれ真および補
数出力端子を形成する、１対の交差結合Ｐ−チャンネル
型ＭＯＳトランジスタを含む平衡ＣＭＯ３論理回路を提
供することである。
この発明のさらに他の目的は、真および補数出力信号が
本質的に同時に発生される平衡ＣＭＯ３論理回路を提供
することである。
これらの目的に従って、この発明は、ゲート、ソース、
およびドレイン電極を有する一方の導電形式の第１およ
び第２のトランジスタから形成される、少なくとも第１
の対のトランジスタを含む０ＭＯ３トランジスタからな
る、論理グー１−回路を提供することに関係している。
論理ゲート回路は、第１の対と同じ導電形式の、かつゲ
ート、ソース、およびドレイン電極を有する第３および
第４のトランジスタから形成される、少なくとも第２の
対のトランジスタを含む。
第１および第２の対のトランジスタのソースおよびゲー
ト電極は、入力信号を受番プるようにされる。相補形導
電形式の第５および第６のトランジスタから形成される
１対の交差結合トランジスタが提供される。第５のトラ
ンジスタのゲートは、第６のトランジスタのドレインに
接続され、かつ第６のトランジスタのゲートは、第５の
トランジスタのドレインに接続される。第５のトランジ
スタのトレインはまた、真出力端子に接続され、かつ第
６のトランジスタのドレインはまた、補数出力端子接続
される。真および補数信号は、それぞれ真および補数出
力端子で同時に発生される。
この発明のこれらおよび他の目的および利点は、全体を
通じて同じ参照数字が対応する部分を示す、添付の図面
に関連して、次の詳細な説明を読むと、さらに十分明ら
かとなろう。
好ましい実施例の説明 種々の図面を詳細に参照すると、第１（ａ）図には、先
行技術の従来の０ＭＯ３（相補形金属酸化物半導体）バ
ッファ回路が示される。これは周知の回路であり、Ａは
入力を表わし、かつＦ＝Ａ。
およびＦ＝Ａｌ　　はそれぞれ非反転および反転出力を
表わす。第１ステージのゲート１０は、Ｐ−チャンネル
のトランジスタ１２およびＮ−チャンネルのトランジス
タ１４かうなり、それらは共に結合され、ＣＭＯＳイン
バータゲートとして働く。
接続点１６は、ライン１８に印加される入力論理信号に
関して、反転論理状態を維持する。第２ステージのゲー
ｉ〜２０は、Ｐ−チャンネルトランジスタ２２およびＮ
−チャンネルトランジスタ２４からなり、共に結合され
、他のＣＭＯＳインバータゲートとして働く。接続点２
６は、接続点１６に関して、反転論理状態を維持する。
接続点２６は、ライン２８で、非反転出力Ｆに接続され
、かつ接続点１６は、ライン３０で反転出力Ｆに接続さ
れる。
第１（ｂ）図および第１（Ｃ）図は、それぞれのライン
２８および３０上の出力に瑛われる波形を図解する。見
られるように、ライン３０上の反転出力信号ｒは、第２
ステージのゲート２０を介して進む際の固有の伝搬遅延
のため、ライン２８上の非反転信号Ｆの前に坦われる。
したがって、ライン２８および３０上の出力は、対称で
はない。
この発明の平衡ＣＭＯＳバッファ回路は、第２（ａ　）
図に図解され、Ａｉ　　は入力を表わし、かつＦ　−人
、　　およびＦ−Ａｉ　　は、それぞれ非反転および反
転出力を表わす。バッファ回路は、Ｐ−チャンネルトラ
ンジスタ３４およびＮ−チャンネルトランジスタ３６か
ら形成されるＣＭＯＳインバータゲートを含む。接続点
３８は、揚力論理信号△ｉが入力端子４２を介して印加
される接続点４０に関して、反転論理状態を維持する。
第１の対のＮ−チャンネルＭＯＳトランジスタＱ１、Ｑ
２は、共に結合されるドレイン電極を有する。第２の対
のＮ−チャンネルＭＯＳトランジスタＱ３、Ｑ４は、共
に結合されるドレイン電極を有する。入力Ａ１　は、入
力端子４２および接続点４ｏを介して、トランジスタＱ
１およびＱ４のゲート電極に印加される。反転出力Ａ；
　は、接続点３８を介して、トランジスタＱ２およびＱ
３のゲート電極に印加される。供給電位Ｖｃｃは、トラ
ンジスタＱ１およびＱ３のソースに接続される。トラン
ジスタＱ２およびＱ４のソースは、接地電位に接続され
る。
１対の交差結合Ｐ−チャンネルＭＯＳトランジスタＱ５
、Ｑ６は、共に、および供給電位Ｖｃｃに接続されるソ
ース電極を有する。トランジスタＱ５のゲート電極は、
トランジスタＱ６のドレインに接続され、かつトランジ
スタＱ６のゲートは、トランジスタＱ５のドレインに接
続される。トランジスタＱ５のドレインはまた、トラン
ジスタＱ１、Ｑ２の共通のドレインに、およびライン４
４で非反転出力Ｆに接続される。トランジスタＱ６のド
レインはまた、トランジスタＱ３、Ｑ４の共通のドレイ
ンに、およびライン４６で、反転出力Ｆに接続される。
インバータゲート３２は、インバータ出力△、が他の以
前の回路から利用できる場合には必要とされない。
第２（ｂ）図および第２（Ｃ）図は、それぞれのライン
４４および４６上の出力に現われる波形を図解する。見
られるように、ライン４６上の反転出力信号は、伝搬遅
延時間なしに、ライン４４上の非反転出力信号と同時に
現われる。したがって、ライン４４および４６上の出力
は、対称である。
第３図には、先行技術の従来の０ＭＯＳＡＮＤ論理ゲー
ト回路が示される。これは周知の回路であり、Ａおよび
Ｂは、入力を表わし、かつＦ−ＡＢおよびＦ−ＡＢは、
それぞれ真および補数出力を表わす。見られるように、
ライン４８上の補数出力信号「は、ＣＭＯＳインバータ
ゲート５２を介して通る際の固有の伝搬遅延のため、ラ
イン５０上の真出力信号Ｆの前に現われる。第４図には
、先行技術の従来の０ＭＯ３ＯＲ論理ゲート回路が示さ
れる。これは周知の回路であり、ＡおよびＢは入力を表
わし、かつＦ−Ａ＋ＢおよびＦ＝　Ａ　＋　Ｂは、それ
ぞれ真および補数出力を表わす。
第４図から見られるように、ライン５４上の補数出力信
号Ｆは、ＣＭＯＳインバータゲート５８を介して通る際
の固有の伝搬遅延のため、ライン５６上の真の出力信号
Ｆの前に現われる。
第５（ａ）図には、先行技術の従来の伝送ゲートＡＮＤ
論理ゲート回路が示される。これは周知の回路であり、
Ａ、人、Ｂ、および百は入力を表わし、かつＦ−ＡＢは
出力を表わす。したがって、伝送ゲートの設計は、真お
よび補数入力信号を必要とする。しかしながら、従来の
０ＭＯＳの設計のように、補数出力信号を生じない。第
５（ｂ）図には、従来の伝送ゲートＡＮＤ論理ゲート回
路の代わりの実施例が示され、第５（ａ）図よりも減少
した数のトランジスタを使用する。それにもかかわらず
、それはまた、補数出力信号を生じない。図面の第６図
には、先行技術の従来の伝送ゲートＯＲ論理ゲート回路
が示され、Ａ、ＡｌＢ。
および「は、入力を表わし、かつＦ−Ａ＋８はライン６
２上の出力を表わす。さらに、このＯＲゲート回路は、
補数出力信号を提供しない。
この発明の平衡ＣＭＯ３ＡＮＤ論理ゲート回路は第７図
に図解され、Ａ、Ａ、ＢおよびＢは入力を表わし、かつ
Ｆ−ＡＢ、１５よびＦ−ＡＢは出力を表わす。ＡＮＤ論
理ゲート回路は、第１の対のＮ−チャンネル型ＭＯ３ｌ
−ランジスタＱ７、Ｑ８；第２の対のＮ−チャンネル型
ＭＯ３Ｉ−ランジスタＱ９、Ｑ１０；第３の対のＮ−チ
ャンネル型ＭＯＳトランジスタＱ１１、Ｑ１２；および
第４の対のＮ−チャンネル型ＭＯＳトランジスタＱ１３
、Ｑ１４を含む。真入力信号Ａは、第１の対のトランジ
スタＱ７のゲートに、かつ第２の対のトランジスタＱ９
のゲートに印加される。補数入力信号Ａは、第１の対の
トランジスタＱ８のゲートに、かつ第２の対のトランジ
スタＱ１０のゲートに印加される。供給電位ＶＣＣは、
トランジスタＱ７およびＱ１０のソースに接続される。
トランジスタＱ８およびＱ９のソースは、接地電位に接
続される。真入力信号Ｂは、第３の対のトランジスタＱ
１１のゲートに、かつ第４の対のトランジスタＱ１３に
印加される。補数出力信号百は、第３の対のトランジス
タＱ１２のゲートに、かつ第４の対のトランジスタＱ１
４に印加される。トランジスタＱ１１のソースは、トラ
ンジスタＱ７、Ｑ８のドレインに接続され、かつトラン
ジスタＱ１３のソースは、トランジスタＱ９、ＱＩＯの
ドレインに接続される。トランジスタＱ１２のソースは
、接地電位に接続され、かつトランジスタＱ１４のソー
スは、供給電位Ｖｃｃに接続される。１対の交差結合Ｐ
−チャンネル型ＭＯＳｔ−ランジスタＱ１５、Ｑ１６は
、供給電位ＶＣＣに接続されるソースを有する。トラン
ジスタＱ１５のゲートは、トランジスタＱ１６のドレイ
ンに接続され、かつトランジスタＱ１６のゲートは、ト
ランジスタＱ１５のドレインに接続される。トランジス
タＱ１５のドレインはまた、第３の対のトランジスタＱ
１１、Ｑ１２のドレインに、かつライン６４上の真出力
Ｆに接続される。トランジスタＱ１６のドレインはまた
、第４の対のトランジスタＱ１３、Ｑ１４のドレインに
、かつライン６６上の補数出力「に接続される。
真および補数入力信号は、第７図の平衡ＣＭＯＳゲート
回路に必要とされるが、真および補数出力信号のどちら
も、本質的に同時に利用できる。
この発明の平衡ＣＭＯＳＡＮＤ論理ゲート回路の代わり
の実施例が、第８図に図解され、それは第７図より少な
い数のＮ−チャンネルトランジスタを必要とする。児ら
れるように、その減少は第１および第２の対のトランジ
スタ（Ｑ７ないしＱ１０）を除去するためである。した
がって、真入力信号Ａは、トランジスタＱ１１のソース
に直接印加され、かつ補数出力信号入は、トランジスタ
Ｑ１３のソースに直接印加される。この変化以外、この
回路は第７図と同じである。これは、入力がバッファさ
れた信号であるときのみ可能であるということが当業者
によって理解されよう。バッファされた入力信号は、ロ
ーレベル状態では接地に対するインピーダンスが低い信
号として規定される。さらに、本当の「差動」は、Ｐ−
チャンネルトランジスタＱ１５、Ｑ１６のプルアップ作
用のため、出力の一方が供給電位Ｖｃｃに近づき、かつ
他方の出力が接地電位に近づくため、真出力と補数出力
との間に現われることは明らかであろう。
この発明の平衡ＣＭＯＳマルチプレクサ回路は、第９図
に図解される。入力Ｘ０、Ｘ７、およびＸ７は、真デー
タ信号を表わし、かつ入力Ｘ。、×１、および￥２は、
補数データ信号を表わす。入力Ｓ。、Ｓｌ、およびＳ２
は、制御信号を表わす。
ライン６８上の出力Ｆは、論理式：８０×。＋Ｓ＋　Ｘ
＋　＋Ｓ２　Ｘ２に等しい真出力信号を表わし、かつラ
イン７０上の出力百は、論理式：ＳｏＸ。
＋３．Ｘ＋　＋Ｘ２　Ｘ２に等しい補数出力信号を表わ
す。平衡マルチプレクサ回路は、第１の対のＮ−チャン
ネルＭＯ３トランジスタＱ１７．０１８；第２の対のＮ
−チャンネルＭＯＳトランジスタＱ１９、Ｑ２０：第３
の対のＮ−チャンネルＭＯＳトランジスタＱ２１、Ｑ２
２　：第４の対のＮ−チャンネルＭＯＳトランジスタＱ
２３、Ｑ２４；第５の対のＮ−チャンネルＭＯＳトラン
ジスタＱ２５、Ｑ２６：＃よび第６の対のＮ−チャンネ
ルＭＯＳトランジスタＱ２７、Ｑ２８を含む。真データ
信号Ｘ。は、第１の対のトランジスタＱ１７のゲートに
、かつ第４の対のトランジスタＱ２４のゲートに印加さ
れる。補数データ信号Ｔは、第１の対のトランジスタＱ
１８に、かつ第４の対のトランジスタＱ２３のゲートに
印加される。同様に、真データ信号Ｘ、は、第２の対の
トランジスタＱ１９のゲートに、かつ第５の対のトラン
ジスタＱ２６のゲートに印加される。補数データ信号［
は、第２の対のトランシタＱ２０のゲートに、かつ第５
の対のトランジスタＱ２５のゲートに印加される。さら
に、真データ信号×２は、第３の対のトランジスタＱ２
１のゲートに、かつ第６の対のトランジスタ０２８のゲ
ートに印加される。
補数データ信１Ｇは、第３の対のトランジスタＱ２２の
ゲートに、かつ第６の対のトランジスタＱ２７のゲート
に印加される。供給電位Ｖｃｃは、トランジスタＱ１７
、Ｑ１９、Ｑ２１、Ｑ２３、Ｑ２５およびＱ２７のソー
スに接続される。トランジスタＱ１８、Ｑ２０、Ｑ２２
、Ｑ２４、Ｑ２６およびＱ２８のソースは、接地電位に
接続される。
ＭＯＳトランジスタＱ２９、Ｑ３０およびＱ３１から形
成されるＮ−チャンネル制御トランジスタの第１のグル
ープは、共に接続されるドレインを有する。ＭＯＳトラ
ンジスタＱ３２、Ｑ３３６よびＱ３４から形成されるＮ
−チャンネル制御トランジスタの第２のグループは、共
に接続されるドレインを有する。第１ないし第６の対の
それぞれのトランジスタのドレインは、共に接続される
。
第１の対の共通のドレインはまた、トランジスタＱ２９
のソースに接続される。同様に、第２ないし第６の対の
共通のドレインはまた、トランジスタＱ３０ないしＱ３
４のそれぞれのソースに接続される。１対の交差結合Ｐ
−チャンネルＭＯＳトランジスタＱ３５およびＱ３６は
、供給電位Ｖｃ０に接続されるソースを有する。トラン
ジスタＱ３５のゲートは、トランジスタＱ３６のトレイ
ンに接続され、かつトランジスタＱ３６のゲートは、ト
ランジスタＱ３５のドレインに接続される。トランジス
タＱ３５のトレインはさらに、制御トランジスタＱ２９
、Ｑ３０およびＱ３１の第１のグループの共通のドレイ
ンに、かつライン６８上の真出力Ｆに接続される。トラ
ンジスタＱ３６のドレインは、制御抵抗器Ｑ３２、Ｑ３
３およびＱ３４の第２のグループの共通のドレインに、
かつライン７０上の補数出力Ｔに接続される。
この発明の平衡ＣＭＯＳマルチプレクサ回路の代わりの
実施例は第１０図に表わされ、それは第９図より少ない
数のＮ−チャンネルトランジスタを必要とする。見られ
るように、これは、第１ないし第６の対（Ｑ１７ないし
０２８）のＮ−チャンネルトランジスタを除去するため
である。したがって、真データ信号Ｘ。Ｎ　Ｘ　＋　、
および×２は、トランジスタＱ２９、Ｑ３０およびＱ３
１のそれぞれのソースに直接印加され、かつ補数データ
信号Ｘｏ、ｒおよび゛又］は、トランジスタＱ３２、Ｑ
３３およびＱ３４のそれぞれのソースに直接印加される
。この変化以外、第９図と全く同じである。さらに、こ
の実施例は、入力が強い信号であるときのみ可能である
。
この発明の平１１１！７０Ｍ０ＳエクスクルーシブＯＲ
論理ゲート回路は、第１１図に表わされ、Ａ、Ａ、Ｂお
よび丁は入力を表わし、かつＦ＝Ａ■ＢおよびＦ＝Ａ■
Ｂは出力を表わす。囲んだ十記号は、［エクスクル−シ
ブ−０ＲＪを意味する。ＯＲ論理ゲート回路は、第１の
対のＮ−チャンネルＭＯＳトランジスタＱ３７、Ｑ３８
；第２の対のＮ−ヂャンネルＭＯＳトランジスタＱ３９
、Ｑ４０　：第３の対のＮ−チャンネルＭＯＳトランジ
スタＱ４１、Ｑ４２；および第４の対のＮ−チメイルＭ
ＯＳトランジスタＱ４３、Ｑ４４を含む。真入力信号Ａ
は、トランジスタＱ３７およびＱ３９のゲートに印加さ
れる。補数入力信号λは、トランジスタＱ３８およびＱ
４０のゲートに印加される。
供給電位Ｖｃｃは、トランジスタＱ３７およびＱ４０の
ソースに印加される。トランジスタ０３８およびＱ３９
のソースは、接地電位に接続される。
真入力信＠Ｂは、トランジスタＱ４１およびＱ４３のゲ
ートに印加される。補数入力信号Ｂは、トランジスタＱ
４２およびＱ４４のゲートに印加される。トランジスタ
Ｑ３７および０３８のドレインは、共に接続され、かつ
トランジスタＱ４１およびＱ４２のソースにさらに接続
される。トランジスタＱ３９およびＱ４０のドレインは
、共に接続され、かつトランジスタＱ４３およびＱ４４
のソースにさらに接続される。１対の交差結合Ｐ−チャ
ンネルＭ　ＯＳ　Ｉ−ランジスタＱ４５およびＱ４６は
、供給電位Ｖｃｃに接続されるソースを有する。トラン
ジスタＱ４５のゲートは、トランジスタＱ　４６のドレ
インに接続され、かつトランジスタＱ４６のゲートは、
トランジスタＱ４５のドレインに接続される。トランジ
スタＱ　４．５のトレインはまた、トランジスタＱ４１
およびＱ４４のドレインに、かつライン７２上の補数出
力Ｆに接続される。トランジスタＱ４６のドレインはま
た、トランジスタＱ４２ｔ’ｊよびＱ４３のドレインに
、かつライン７４上の真の出力Ｆに接続される。
第１２　＜ａ　）図には、平衡ＣＭＯ３Ｄ型ラッチまた
はフリツプフロツプ回路が示される。Ｄ、百は入力を表
わし、φ、囚はクロック信号を表わし、かつＱ＝φＤ−
１−ＪＱ、Φ＝φσ＋Ｔｏは出力を表わず。Ｄ型フリッ
プフロップ回路は、第１の対のＮ−チャンネルＭＯＳト
ランジスタＱ４７、Ｑ４８；第２の対のＮ−チャンネル
ＭＯ３Ｉ−ランジスタＱ４９、Ｑ５０；第３の対のＮ−
チャンネルＭＯＳトランジスタＱ５１、Ｑ５２　：かつ
第４の対のＮ−チャンネルＭｏＳトランジスタＱ５３、
Ｑ５４を含む。真入力りは、トランジスタＱ４７および
Ｑ５１のゲートに印加される。補数人力百は、トランジ
スタＱ４８およびＱ５２のゲートに印加される。ライン
７６上の真出力Ｑは、入力と同様、トランジスタＱ４９
およびＱ５３のゲートに印加される。ライン７８上の補
数出力Ｑは、入力と同様、トランジスタＱ５０およびＱ
５４のゲートに印加される。供給電位Ｖｃｃは、トラン
ジスタＱ４７、Ｑ４９、Ｑ５２ｉｊ３よびＱ５４のソー
スに接続される。トランジスタＱ４８、Ｑ５０、Ｑ５１
およびＱ５３のソースは、接地電位に接続される。Ｍｏ
３　Ｉ−ランジスタＱ５５およびＱ５６から形成される
第１の対のＮ−チャンネルクロックトランシタは、共に
接続されるドレインを有する。ＭＯＳトランジスタＱ５
７およびＱ５８がら形成される第２の対のＮ−チャンネ
ルクロックトランジスタは、共に接続されるドレインを
有する。
真クロック信号φは、トランジスタＱ５５およびＱ５７
のゲートに印加される。補数クロック信号φは、トラン
ジスタＱ５６およびＱ５８のゲートに印加される。トラ
ンジスタＱ５５のソースは、トランジスタＱ４７および
Ｑ４８のドレインに接続される。トランジスタＱ５６の
ソースは、トランジスタＱ４９およびＱ５０のドレイン
に接続される。トランジスタＱ５７のソースは、トラン
ジスタＱ５１およびＱ５２のドレインに接続される。
トランジスタ０５８のソースは、トランジスタＱ５３お
よびＱ５４のドレインに接続される。１対の交差結合Ｐ
−チャンネルＭＯＳトランジスタＱ５９およびＱ６０は
、供給電位Ｖｃｃに接続されるドレインを有する。トラ
ンジスタＱ５９のゲートは、トランジスタＱ６０のトレ
インに接続され、かつトランジスタＱ６０のゲートは、
トランジスタＱ５９のドレインに接続される。トランジ
スタＱ５９のドレインはまた、トランジスタＱ５５、Ｑ
５６の共通のドレインに、かつライン７６上の真出力Ｑ
に接続される。トランジスタＱ６０のドレインはまた、
トランジスタＱ５７、Ｑ５８の共通のドレインに、かつ
ライン７８上の補数出力０に接続される。
第１２（ｂ）図には、ブロック図で、第１２（ａ）図の
回路の表示が示される。第１２（ａ）図のＤ型フリップ
７０ツブ回路は第１２（ｃ）図に示され、それは、マス
タスレーブＤ型フリップフロップ回路を形成するために
利用される。
したがって、この発明の様々な平衡ＣＭＯＳ論理ゲ論理
ロー８、先行技術を越える利点を有し、それを以下に列
挙する。
（１）　それらは、大部分、より少ないスペース領域を
占めるＮ−チャンネルトランジスタを用いる。
（２）　それらは、組合わせ論理にとって十分スタティ
ックな回路である。
（３）　それらは、直流電力を消費する。
（４）　それらは、伝送ゲート論理回路に類似の、高速
度の動作を有する。
（５）　それらは、集積回路サブストレート上のレイア
ウトを簡単にする、位相上の規則正しさを有する。
前述の詳細な説明から、この発明は、より少ない邑の集
積表面領域を必要とするために、集積サブストレート上
に位相的に規則正しく配列される平衡ＣＭＯＳ論理ゲ論
理ロー８提供することがわかる。表面領域がより少ない
集積回路を利用することによって、このようなサブスト
レート上の様々な平衡ＣＭＯ３論理ゲ論理ロー８構成は
、配線用リードのルーティングを最小にし、それによっ
て動作速度に改良を加える。
現在この発明の好ましい実施例となっているものを図解
しかつ説明してきたが、様々な変更を加えてもよく、こ
の発明の範囲から逸脱することなく、均等物を要素の代
わりに用いてもよいことが当業者によって理解されよう
。ざらに、中心の範囲を逸脱することなく、特定の状況
あるいは材料に合うようにするために、この発明の教示
に多くの変更を加えてもよい。それゆえに、この発明は
、この発明を実行するために考えられるペストモードと
して開示される特定の実施例に制限されておらず、この
発明は、前掲の特許請求の範囲に入るすべての実施例を
含むことを意図している。
【図面の簡単な説明】
第１（ａ）図は、従来のＣＭＯＳゲート回路から形成さ
れるバッファ回路を示す、概略図である。 第１（ｂ）図および第１（Ｃ）図は、第１（ａ）図の説
明に用いられる波形の図解である。 第２図は、この発明によって、平衡ＣＭＯＳゲート回路
から形成されるバッファ回路を示す、概略図である。 第２（ｂ）図および第２（Ｃ〉図は、第２〈ａ）図の説
明に用いられる波形の図解である。 第３図は、従来のＣＭＯＳゲート回路から形成されるＡ
ＮＤ論理ゲート回路を示す、概略図である。 第４図は、従来のＣＭＯＳゲート回路から形成されるＯ
Ｒ論理ゲート回路を示す、概略図である。 第５（ａ）図および第５（ｂ）図は、従来の伝送ゲート
の設計から形成されるＡＮＤ論理ゲート回路を示す、概
略図である。 第６図は、従来の伝送ゲートの設計から形成されるＯＲ
論理ゲート回路を示す、概略図である。 第７図は、この発明によって、平衡ＣＭＯＳゲート回路
から形成されるＡＮＤ論理ゲート回路を示す、概略図で
ある。 第８図は、第７図に示される回路の代わりの実施例であ
る。 第９図は、この発明によって、平衡ＣＭＯＳゲート回路
から形成されるマルチプレクサ回路を示す、概略図であ
る。 第１０図は、第９図に図解される回路の代わりの実施例
である。 第１１図は、この発明によって、平衡ＣＭＯＳゲート回
路から形成されるエクスクル−シブＯＲ回路を示す、概
略図である。 第１２（ａ＞図は、この発明によって、平衡ＣＭＯＳゲ
ート回路から形成されるＤ型フリップフロップ回路を示
す、概略図である。 第１２　（ｂ　）図は、第１２（ａ）図の回路をブロッ
ク図で表わす。 第１２（Ｃ）図は、ブロック図で図解される、この発明
のマスタスレーブＤ型フリップフロップ回路のブロック
図である。 図において、１０および２ｏはステージゲート、１２．
２０および３４はＰ−チャンネルトランジスタ、１４．
２４および３６はＮ−チャンネルトランジスタ、１６．
２６．３８および４０は接続点、４２は入力端子、３２
．５２および５８はＣＭＯＳインバータゲート、４４．
４６．４８．５０．５４．５６．６２．６４．６６．６
８．７０．７２．７４および７８はライン、Ａ、λ、Ｂ
、Ｂ、Ｘおよび又は入力、Ｆ、７、Ｑおよび０は出力、
Ｑはトランジスタ、Ｖｃｃは供給電位、Ｓは制御信号、
φおよびφはクロック信号である。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーホレーテッド １（Ｉ＋＜ ＼ｔ く°又 （’Ｙ’）　　　　　　　　　　　　　　　　　　　　
　　　　ぐ○　　　　　　　　　　　　　　　　■−１
の ロー　　　　十　　　　　　　　　　　　　　　　ロー
１く の　　く ｕ　　Ｉ＜ く　　　　　　　　　　１く Ｏ ！　Ｘ″　’　　　ｌｘ　　ｌｘ　　ｌｘ２ン 手続補正層（方式） 昭和６１年３月２７日 特許庁長官殿　　　　　　　　　　　　　　　　　　　
　　　′−２１４事ｆ１の表示 昭和６０年特許願第２９９８１７号 ２、Ｒ明の名称 平衡ＣＭＯＳＡＮＤ論理ゲート回路 ３、補正をづる者 事（’ｔとの関係　特許出願人 住　所　　アメリカ合衆国、カリフォルニア州、サニイ
ベイルピイ・オウ・ボックス・３４５３ １〜ンプソン・ブレイス、９０１ 名　称　　アドバンスト・マイクロ・デイバイシズ・イ
ンコーホレーテッド代表部　　１−一マス・ダブリュ・
アームストロング４、代理人 住　所　大阪山東区平野町２丁目８番地の１　平野町八
千代ビル６、補正の対象 願書の４．特許出願人の代表者の欄、委任状および訳文
、明細書の４、図面の簡単な説明の欄７、補正の内容 （１）特許出願人の代表者名を記載した願書は昭和６１
年２月２４日付の手続補正層にて補充致しました。 （２）代理権を証明する書面は昭和６１年２月２４日付
の手続補正層にて補充致しました。 （３）明細書の４、図面の簡単な説明の欄（明細書第２
９頁第９行ないし第１１行）に「第２図は、この発明に
よって、平衡ＣＭＯＳゲート回路から形成されるバッフ
ァ回路を示す、概略図である。」とあるを１第２（ａ）
図は、この発明によて、平衡ＣＭＯＳゲート回路から形
成されるバファ回路を示す、概略図である。」に補正す
る。 以上

Claims (10)

    【特許請求の範囲】
  1. （１）ドレインが共に接続される第１および第２のトラ
    ンジスタから形成される、第１の対のＮ−チャンネル型
    ＭＯＳトランジスタ、 ドレインが共に接続される第３および第４のトランジス
    タから形成される、第２の対のＮ−チャンネル型ＭＯＳ
    トランジスタ、 ドレインが共に接続される第５および第６のトランジス
    タから形成される、第３の対のＮ−チャンネル型ＭＯＳ
    トランジスタ、および ドレインが共に接続される第７および第８のトランジス
    タから形成される、第４の対のＮ−チャンネル型ＭＯＳ
    トランジスタを含み、 供給電位は、前記第１、第４および第８のトランジスタ
    のソースに接続され、 接地電位は、前記第２、第３および第６のトランジスタ
    のソースに接続され、 前記第５のトランジスタのソースは、前記第１および第
    ２のトランジスタのドレインに接続され、前記第７のト
    ランジスタのソースは、前記第３および第４のトランジ
    スタのドレインに接続され、第１の真入力信号は、第１
    の入力端子を介して、第１および第３のトランジスタの
    ゲートに印加され、 第１の補数入力信号は、第２の入力端子を介して、前記
    第３および第４のトランジスタのゲートに印加され、 第２の真入力信号は、第３の入力端子を介して、第５お
    よび第７のトランジスタのゲートに印加され、 第２の補数入力信号は、第４の入力端子を介して、前記
    第６および第８のトランジスタのゲートに印加され、 ソースが供給電位に結合される第９および第１０のトラ
    ンジスタから形成される１対の交差結合Ｐ−チャンネル
    型ＭＯＳトランジスタをさらに含み、前記第９のトラン
    ジスタのゲートは、前記第１０のトランジスタのドレイ
    ンに接続され、かつ前記第１０のトランジスタのゲート
    は、前記第９のトランジスタのドレインに接続され、 前記第９のトランジスタのドレインは、前記第５および
    第６のトランジスタのドレインに、かつ真出力端子にさ
    らに接続され、かつ 前記第１０のトランジスタのドレインは、前記第７およ
    び第８のトランジスタのドレインに、かつ補数出力端子
    にさらに接続される 平行ＣＭＯＳ　ＡＮＤ論理ゲート回路。
  2. （２）真および補数出力信号は、それぞれの真および補
    数出力端子で同時に発生される、特許請求の範囲第１項
    記載の論理ゲート回路。
  3. （３）前記第１ないし第１０のトランジスタのすべては
    、集積回路構造上に、位相的に規則正しく配列する、特
    許請求の範囲第１項記載の論理ゲート回路。
  4. （４）ドレインが共に接続される第１および第２のトラ
    ンジスタから形成される、第１の対のＮ−チャンネル型
    ＭＯＳトランジスタ、およびドレインが共に接続される
    第３および第４のＭＯＳトランジスタから形成される、
    第２の対のＮ−チャンネル型ＭＯＳトランジスタを含み
    、供給電位は、前記第４のトランジスタのソースに接続
    され、 接地電位は、前記第２のトランジスタのソースに接続さ
    れ、 第１の真入力信号は、第１の入力端子を介して、前記第
    １のトランジスタのソースに印加され、第１の補数入力
    信号は、第２の入力端子を介して、前記第３のトランジ
    スタのソースに印加され、第２の真入力信号は、第３の
    入力端子を介して、前記第１のトランジスタのゲートに
    印加され、第２の補数入力信号は、第４の入力端子を介
    して、前記第５のトランジスタのゲートに印加され、ソ
    ースが供給電位に結合される第５および第６のトランジ
    スタから形成される、１対の交差結合Ｐ−チャンネル型
    ＭＯＳトランジスタをさらに含み、前記第５のトランジ
    スタのゲートは、前記第６のトランジスタのドレインに
    接続され、かつ前記第６のトランジスタのゲートは、前
    記第５のトランジスタのドレインに接続され、 前記第５のトランジスタのドレインは、前記第１および
    第２のトランジスタのドレインに、かつ真出力端子にさ
    らに接続され、かつ 前記第６のトランジスタのドレインは、前記第３および
    第４のトランジスタのドレインに、かつ補数出力端子に
    さらに接続される 平衡ＣＭＯＳ　ＡＮＤ論理ゲート回路。
  5. （５）真および補数出力信号は、それぞれの真および補
    数出力端子で同時に発生される、特許請求の範囲第４項
    記載の論理ゲート回路。
  6. （６）前記第１ないし第６のトランジスタのすべては、
    集積回路サブストレート上に位相的に規則正しく配列さ
    れる、特許請求の範囲第４項記載の論理ゲート回路。
  7. （７）一方の導電形式がゲート、ソースおよびドレイン
    電極を有する第１および第２のトランジスタから形成さ
    れる、少なくとも第１の対のトランジスタ、および 前記第１と同じ導電形式の、かつゲート、ソースおよび
    ドレイン電極を有する第３および第４のトランジスタか
    ら形成される、少なくとも第２の対のトランジスタを含
    み、 前記第１および第２の前記ソースおよびゲート電極は、
    入力信号を受けるようにされ、 相補形導電形式の、かつゲート、ソースおよびドレイン
    電極を有する第５および第６のトランジスタから形成さ
    れる、第１の対の交差結合トランジスタをさらに含み、
    前記第５のトランジスタのゲートは、前記第６のトラン
    ジスタのドレインに接続され、かつ第６のトランジスタ
    のゲートは、前記第５のトランジスタのドレインに接続
    され、前記第５のトランジスタのドレインは、前記第１
    および第２のトランジスタのドレインに、かつ真出力端
    子にさらに接続され、かつ 前記第６のトランジスタのドレインは、前記第３および
    第４のトランジスタのドレインに、かつ補数出力端子に
    さらに接続される ＣＭＯＳトランジスタからなる、論理ゲート回路。
  8. （８）前記第１ないし第４のトランジスタは、Ｎ−チャ
    ンネル型ＭＯＳトランジスタであり、かつ前記第５およ
    び第６のトランジスタは、Ｐ−チャンネル型ＭＯＳトラ
    ンジスタである、特許請求の範囲第７項記載の論理ゲー
    ト回路。
  9. （９）真および補数出力信号は、それぞれの真および補
    数出力端子で同時に発生される、特許請求の範囲第７項
    記載の論理ゲート回路。
  10. （１０）前記第１ないし第６のトランジスタのすべては
    、集積回路サブストレート上に、位相的に規則正しく配
    列される、特許請求の範囲第７項記載の論理ゲート回路
    。
JP60299817A 1985-01-04 1985-12-28 平衡ｃｍｏｓ　ａｎｄ論理ゲ−ト回路 Pending JPS61199331A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/688,781 US4620117A (en) 1985-01-04 1985-01-04 Balanced CMOS logic circuits
US688781 1985-01-04

Publications (1)

Publication Number Publication Date
JPS61199331A true JPS61199331A (ja) 1986-09-03

Family

ID=24765739

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60299817A Pending JPS61199331A (ja) 1985-01-04 1985-12-28 平衡ｃｍｏｓ　ａｎｄ論理ゲ−ト回路

Country Status (3)

Country Link
US (1) US4620117A (ja)
EP (1) EP0187697A3 (ja)
JP (1) JPS61199331A (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4710649A (en) * 1986-04-11 1987-12-01 Raytheon Company Transmission-gate structured logic circuits
US5367208A (en) 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
US4910417A (en) * 1986-09-19 1990-03-20 Actel Corporation Universal logic module comprising multiplexers
US4758744A (en) * 1986-11-26 1988-07-19 Rca Corporation Decoder circuitry with reduced number of inverters and bus lines
FR2609585B1 (fr) * 1987-01-13 1991-03-15 Labo Electronique Physique Circuit realisant la fonction ou-exclusif
GB2207572A (en) * 1987-07-29 1989-02-01 Intel Corp CMOS exclusive ORing circuit
JPH02222217A (ja) * 1989-02-22 1990-09-05 Toshiba Corp プログラマブル論理回路
US5475631A (en) * 1989-03-09 1995-12-12 Micron Technology, Inc. Multiport RAM based multiprocessor
US4912665A (en) * 1989-03-13 1990-03-27 Micron Technology, Inc. Arithmetic logic unit capable of having a narrow pitch
US4970677A (en) * 1989-06-05 1990-11-13 Harris Corporation Full adder circuit with improved carry and sum logic gates
US5155387A (en) * 1989-12-28 1992-10-13 North American Philips Corp. Circuit suitable for differential multiplexers and logic gates utilizing bipolar and field-effect transistors
KR950004745B1 (ko) * 1990-01-23 1995-05-06 니뽄 덴끼 가부시끼가이샤 반도체 디지탈 회로
US5039883A (en) * 1990-02-21 1991-08-13 Nec Electronics Inc. Dual input universal logic structure
US5015881A (en) * 1990-03-02 1991-05-14 International Business Machines Corp. High speed decoding circuit with improved AND gate
US5198705A (en) * 1990-05-11 1993-03-30 Actel Corporation Logic module with configurable combinational and sequential blocks
US5055718A (en) * 1990-05-11 1991-10-08 Actel Corporation Logic module with configurable combinational and sequential blocks
US5122685A (en) * 1991-03-06 1992-06-16 Quicklogic Corporation Programmable application specific integrated circuit and logic cell therefor
US5416367A (en) * 1991-03-06 1995-05-16 Quicklogic Corporation Programmable application specific integrated circuit and logic cell therefor
US5126596A (en) * 1991-03-18 1992-06-30 Motorola, Inc. Transmission gate having a pass transistor with feedback
US5124588A (en) * 1991-05-01 1992-06-23 North American Philips Corporation Programmable combinational logic circuit
GB2267614B (en) * 1992-06-02 1996-01-24 Plessey Semiconductors Ltd Logic cell
US5528177A (en) * 1994-09-16 1996-06-18 Research Foundation Of State University Of New York Complementary field-effect transistor logic circuits for wave pipelining
US5508641A (en) * 1994-12-20 1996-04-16 International Business Machines Corporation Integrated circuit chip and pass gate logic family therefor
US5568069A (en) * 1995-02-27 1996-10-22 Hughes Aircraft Company High speed, low power pipelined logic circuit
US5777491A (en) * 1995-03-31 1998-07-07 International Business Machines Corporation High-performance differential cascode voltage switch with pass gate logic elements
JPH0993118A (ja) * 1995-09-22 1997-04-04 Kawasaki Steel Corp パストランジスタ論理回路
US6097221A (en) * 1995-12-11 2000-08-01 Kawasaki Steel Corporation Semiconductor integrated circuit capable of realizing logic functions
US5598114A (en) * 1995-09-27 1997-01-28 Intel Corporation High speed reduced area multiplexer
US5719507A (en) * 1995-10-12 1998-02-17 Xilinx, Inc. Logic gate having transmission gate for electrically configurable device multiplexer
US5936426A (en) * 1997-02-03 1999-08-10 Actel Corporation Logic function module for field programmable array
US6040717A (en) * 1997-07-28 2000-03-21 I.C. Com Ltd. FRCPG: Forecasted restoration complementary pass gates
US6069495A (en) * 1997-11-21 2000-05-30 Vsli Technology, Inc. High-speed logic embodied differential dynamic CMOS true single phase clock latches and flip-flops with single transistor clock latches
US6288593B1 (en) 2000-01-04 2001-09-11 Translogic Technology, Inc. Digital electronic circuit for use in implementing digital logic functions
US6252426B1 (en) * 2000-03-07 2001-06-26 Honeywell International Inc. High speed logic family
US6501817B2 (en) 2000-08-25 2002-12-31 United Memories, Inc. Area efficient redundancy multiplexer circuit technique for integrated circuit devices providing significantly reduced parasitic capacitance
US7336104B2 (en) * 2004-06-28 2008-02-26 Technion Research & Development Foundation Ltd. Multiple-output transistor logic circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5597734A (en) * 1979-01-19 1980-07-25 Toshiba Corp Logic circuit
US4367420A (en) * 1980-06-02 1983-01-04 Thompson Foss Incorporated Dynamic logic circuits operating in a differential mode for array processing
US4566064A (en) * 1982-05-10 1986-01-21 American Microsystems, Inc. Combinational logic structure using PASS transistors
JPS6010816A (ja) * 1983-06-27 1985-01-21 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 差動論理回路

Also Published As

Publication number Publication date
EP0187697A2 (en) 1986-07-16
US4620117A (en) 1986-10-28
EP0187697A3 (en) 1988-10-26

Similar Documents

Publication Publication Date Title
JPS61199331A (ja) 平衡ｃｍｏｓ　ａｎｄ論理ゲ−ト回路
JPS6236913A (ja) Ｃｍｏｓ　ｄ形フリツプフロツプ回路
US4506165A (en) Noise rejection Set-Reset Flip-Flop circuitry
JPS5984397A (ja) Ｍｏｓ論理レベルを規定するバツフア回路
JP3987262B2 (ja) レベルコンバータ回路
JPS62197986A (ja) 非クロツク・スタテイツク・メモリ・アレイ
JPH0439158B2 (ja)
JPH0447397B2 (ja)
US4764693A (en) Semiconductor sense circuit suitable for buffer circuit in semiconductor memory chip
JPH1173775A (ja) 半導体記憶装置の出力回路
JPS6043295A (ja) 半導体記憶装置
US5994936A (en) RS flip-flop with enable inputs
EP0060108A2 (en) Address buffer
US4435656A (en) Phase inverter circuit
US4631425A (en) Logic gate circuit having P- and N- channel transistors coupled in parallel
US4259595A (en) Clocking system for MOS transistor logic circuit
JPS6037822A (ja) Ｃｍｏｓ論理回路
JP2913713B2 (ja) デコーダ回路
JPH07131302A (ja) レジスタ回路
JPH023328B2 (ja)
JP3143022B2 (ja) Ｊ−ｋフリップフロップ回路
JPH01117417A (ja) レベル変換回路
JPH09161484A (ja) 差動増幅回路及びそれを用いた半導体記憶装置
KR930007837Y1 (ko) Atd회로
JPH0197008A (ja) 半導体集積回路装置