JPS6120155B2 - - Google Patents
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- JPS6120155B2 JPS6120155B2 JP2113876A JP2113876A JPS6120155B2 JP S6120155 B2 JPS6120155 B2 JP S6120155B2 JP 2113876 A JP2113876 A JP 2113876A JP 2113876 A JP2113876 A JP 2113876A JP S6120155 B2 JPS6120155 B2 JP S6120155B2
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- JP
- Japan
- Prior art keywords
- region
- semiconductor substrate
- regions
- field effect
- effect transistor
- Prior art date
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- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
この発明は縦形構造を有する電界効果トランジ
スタの平面構造に関するものである。
スタの平面構造に関するものである。
第１図および第２図に、縦形構造を有する電界
効果トランジスタの断面構造図を示す。第１図に
おいて、１はｎ形半導体基板、２はｐ形ゲート領
域（チヤネル領域とも称する）、３はｎ形ソース
である。電流担体である電子はソース３から、ゲ
ート領域２の間隙を通りドレイン電極６へ到達す
る。この時領域２と基板１との間の空乏層によ
り、電子の通路（以下チヤネルと呼ぶ）は開閉さ
れる。ドレイン電圧が十分高い時は、チヤネルの
先端（ドレイン側）は空乏化する、いわゆるピン
チオフ状態になる。この状態では、ドレイン電圧
の大部分は、ピンチ領域近傍に印加されるため、
ドレイン耐圧は高くなる。ピンチオフの状態はゲ
ート電圧とドレイン電圧およびゲート領域間距離
l1と基板不純物濃度で決まつてくる。つまり距離
l1が大きい程、また基板濃度が高い程ピンチオフ
し難くなる。第２図に示した電界効果トランジス
タにおいても同様の関係にある。第２図に於て、
１２はソース電極、１１はゲート電極、１６は高
濃度不純物層、１０は低濃度不純物層、１３はゲ
ート電極端子、１４はソース電極端子を示す。
効果トランジスタの断面構造図を示す。第１図に
おいて、１はｎ形半導体基板、２はｐ形ゲート領
域（チヤネル領域とも称する）、３はｎ形ソース
である。電流担体である電子はソース３から、ゲ
ート領域２の間隙を通りドレイン電極６へ到達す
る。この時領域２と基板１との間の空乏層によ
り、電子の通路（以下チヤネルと呼ぶ）は開閉さ
れる。ドレイン電圧が十分高い時は、チヤネルの
先端（ドレイン側）は空乏化する、いわゆるピン
チオフ状態になる。この状態では、ドレイン電圧
の大部分は、ピンチ領域近傍に印加されるため、
ドレイン耐圧は高くなる。ピンチオフの状態はゲ
ート電圧とドレイン電圧およびゲート領域間距離
l1と基板不純物濃度で決まつてくる。つまり距離
l1が大きい程、また基板濃度が高い程ピンチオフ
し難くなる。第２図に示した電界効果トランジス
タにおいても同様の関係にある。第２図に於て、
１２はソース電極、１１はゲート電極、１６は高
濃度不純物層、１０は低濃度不純物層、１３はゲ
ート電極端子、１４はソース電極端子を示す。
第２図に示す電界効果トランジスタは、特願昭
51−16033号に記載されているのと同様なもので
ある。すなわち、絶縁ゲート電界効果トランジス
タのチヤネルが設けられる領域１０が従来のゲー
ト領域２と共用されているのである。このような
構成を採ることにより相互コンダクタンスを改善
することができる。
51−16033号に記載されているのと同様なもので
ある。すなわち、絶縁ゲート電界効果トランジス
タのチヤネルが設けられる領域１０が従来のゲー
ト領域２と共用されているのである。このような
構成を採ることにより相互コンダクタンスを改善
することができる。
一方電流の大きさはチヤネルの幅に比例するた
め、同一面積において、チヤネル幅を大きくする
ことが望ましい。その方法として従来のバイポー
ラトランジスタ等で実現されているメツシユエミ
ツタ構造などから類推できる構造は、第３図に示
すように、ゲート領域２をメツシユ状に配置する
方法である。この構造では、各ゲート領域の交点
における、空乏層の境界は第５図に示す１７とな
る。同図における斜線部１８は空乏化しない領域
で、この領域を空乏化するためには、より大きな
ドレイン電圧が必要とするか、あるいはゲート領
域間距離l3を小さくしなければならない。l3を小
さくすることは、チヤネルを狭くすることで、電
流が小さくなる方向で望ましくない。またドレイ
ン電圧を高くしなければピンチオフしない素子は
損失が大きくなり望ましくない。
め、同一面積において、チヤネル幅を大きくする
ことが望ましい。その方法として従来のバイポー
ラトランジスタ等で実現されているメツシユエミ
ツタ構造などから類推できる構造は、第３図に示
すように、ゲート領域２をメツシユ状に配置する
方法である。この構造では、各ゲート領域の交点
における、空乏層の境界は第５図に示す１７とな
る。同図における斜線部１８は空乏化しない領域
で、この領域を空乏化するためには、より大きな
ドレイン電圧が必要とするか、あるいはゲート領
域間距離l3を小さくしなければならない。l3を小
さくすることは、チヤネルを狭くすることで、電
流が小さくなる方向で望ましくない。またドレイ
ン電圧を高くしなければピンチオフしない素子は
損失が大きくなり望ましくない。
本発明は以上述べた欠点を改善するためになさ
れたものである。上記の目的を達成するために細
分化したゲート領域を、第４図に示すように配置
し、各領域での交点をＴ字状にする。この状態に
おける空乏化の様子を第６図に示す。第５図と同
一条件における空乏化していない領域は斜線部１
９で示されているが、第５図に示した従来方法に
比べ、1/2に減少している。ここで重要なこと
は、面積が1/2になつていることではなく、距離
が1/2になつていることである。このように空乏
層の伸びる距離が短くなればピンチオフしやすく
なることは明らかである。つまりチツプの利用率
を変化させないで、特性を改善することができ
る。
れたものである。上記の目的を達成するために細
分化したゲート領域を、第４図に示すように配置
し、各領域での交点をＴ字状にする。この状態に
おける空乏化の様子を第６図に示す。第５図と同
一条件における空乏化していない領域は斜線部１
９で示されているが、第５図に示した従来方法に
比べ、1/2に減少している。ここで重要なこと
は、面積が1/2になつていることではなく、距離
が1/2になつていることである。このように空乏
層の伸びる距離が短くなればピンチオフしやすく
なることは明らかである。つまりチツプの利用率
を変化させないで、特性を改善することができ
る。
従つて、ピンチオフさせるためのドレイン電圧
は少なくて済む。最も簡単な計算で比較すると、
空気層の伸びる距離が２倍になれば電圧は４倍必
要となるので、従来に比較してピンチオフさせる
ドレイン電圧は４分の１になり損失を極めて少な
くさせることができる。尚、以上は、PN接合を
階段接合と仮定し、その他種々の簡略化を行つた
値であることはもちろんである。
は少なくて済む。最も簡単な計算で比較すると、
空気層の伸びる距離が２倍になれば電圧は４倍必
要となるので、従来に比較してピンチオフさせる
ドレイン電圧は４分の１になり損失を極めて少な
くさせることができる。尚、以上は、PN接合を
階段接合と仮定し、その他種々の簡略化を行つた
値であることはもちろんである。
以下本発明の実施例を示す。
電界効果トランジスタは第１図に示す構造のも
のを試作した。製作方法は従来のものと同一であ
るが、平面構造が異つている。ゲート領域は30分
割し、その結果チヤネル幅において、従来の直線
形のものに比べ約1.5倍となつた。ピンチオフの
特性も、ほぼ従来のものと同様−８〜−10V程度
で、特にピンチオフし難いということもなかつ
た。
のを試作した。製作方法は従来のものと同一であ
るが、平面構造が異つている。ゲート領域は30分
割し、その結果チヤネル幅において、従来の直線
形のものに比べ約1.5倍となつた。ピンチオフの
特性も、ほぼ従来のものと同様−８〜−10V程度
で、特にピンチオフし難いということもなかつ
た。
電界効果トランジスタの具体的構造については
第１図、第２図に例示したもの以外でも縦形構造
のものであれば本発明が適用できることはいうま
でもない。
第１図、第２図に例示したもの以外でも縦形構造
のものであれば本発明が適用できることはいうま
でもない。
以上述べたように本発明によれば、ピンチオフ
特性を大幅に変化することなく、大電流化を達成
できる。
特性を大幅に変化することなく、大電流化を達成
できる。
第１図、第２図は従来の縦形構造電界効果トラ
ンジスタの断面構造図、第３図、第４図はゲート
領域の配置図であり、第５図、第６図はゲート領
域の交点における、空乏層の境界を表わす図であ
る。 ２：チヤネル領域（ゲート領域）、１７：空乏
層の境界、１８，１９：空乏化しない領域。
ンジスタの断面構造図、第３図、第４図はゲート
領域の配置図であり、第５図、第６図はゲート領
域の交点における、空乏層の境界を表わす図であ
る。 ２：チヤネル領域（ゲート領域）、１７：空乏
層の境界、１８，１９：空乏化しない領域。
Claims (1)
- １ 半導体基板に、前記半導体基板と異なる導電
型を有する第１の領域、第１の領域内部に形成さ
れた前記半導体基板と同一導電型を有する第２の
領域、前記第１の領域の表面の一部または全部に
薄い絶縁膜を介して設けられた制御電極、前記第
２の領域に設けられた電極および前記半導体基板
に設けられた電極から成り、電流担体が前記第２
の領域から、前記第１領域の表面の一部または全
部に誘起された反転層を通じ、前記半導体基板表
面部をへて前記半導体基板に設けられた電極へ到
達する半導体装置において、上記第１の領域は少
なくとも４つ以上あり、かつ該４つ以上の第１の
領域のうち隣接する２つの第１の領域の端部が、
更に隣接する他の１つの第１の領域の端部から少
なくとも上記隣接する２つの領域間の距離より離
れて配置されていることを特徴とする電界効果ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113876A JPS52104878A (en) | 1976-03-01 | 1976-03-01 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113876A JPS52104878A (en) | 1976-03-01 | 1976-03-01 | Field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52104878A JPS52104878A (en) | 1977-09-02 |
| JPS6120155B2 true JPS6120155B2 (ja) | 1986-05-21 |
Family
ID=12046525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2113876A Granted JPS52104878A (en) | 1976-03-01 | 1976-03-01 | Field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS52104878A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
-
1976
- 1976-03-01 JP JP2113876A patent/JPS52104878A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52104878A (en) | 1977-09-02 |
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