JPS61202256A - チヤネル障害処理方式 - Google Patents
チヤネル障害処理方式Info
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- JPS61202256A JPS61202256A JP60043402A JP4340285A JPS61202256A JP S61202256 A JPS61202256 A JP S61202256A JP 60043402 A JP60043402 A JP 60043402A JP 4340285 A JP4340285 A JP 4340285A JP S61202256 A JPS61202256 A JP S61202256A
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- Japan
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- chp
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- memory access
- processing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔（概要〕
データ処理装置の主記憶アクセス装置（ＭＣＵ）内の処
理要求受け付はポートからチャネル処理装置（ＣＨＰ）
へのデータ転送パスを設け、該データ転送パスを用いて
、チャネル処理装置（ＣＨＰ）から出された主記憶アク
セス処理要求の内容を、該チャネル処理装置（ＣＨＰ）
自身が、主記憶アクセス装置（ＨＣｌｌ）の上記ポート
から読み出せるようにすることにより、マイクロプログ
ラムで制御されるチャネル処理装置（ＣＨＰ）内の、内
部記憶に保持する情報量を少なくし、該マイクロプログ
ラムの負荷を低下させて、該チャネル処理装置（ＣＨＰ
）の処理速度を向上させるようにしたものである。
理要求受け付はポートからチャネル処理装置（ＣＨＰ）
へのデータ転送パスを設け、該データ転送パスを用いて
、チャネル処理装置（ＣＨＰ）から出された主記憶アク
セス処理要求の内容を、該チャネル処理装置（ＣＨＰ）
自身が、主記憶アクセス装置（ＨＣｌｌ）の上記ポート
から読み出せるようにすることにより、マイクロプログ
ラムで制御されるチャネル処理装置（ＣＨＰ）内の、内
部記憶に保持する情報量を少なくし、該マイクロプログ
ラムの負荷を低下させて、該チャネル処理装置（ＣＨＰ
）の処理速度を向上させるようにしたものである。
本発明は、データ処理装置において、特に、主記憶アク
セス装置（ＭＣＵ）内に保持している、チャネル処理装
置（ＣＨＰ）からの処理要求を、該チャネル処理装置（
ＣＨＰ）によって読み出すことができるデータ転送パス
を設けることにより、チャネル処理装置（ＣＨＰ）が障
害時に必要となる情報の一時保持動作を低減させ、該チ
ャネル処理装置（ＣＨＰ）の処理速度を向上させる方式
に関する。
セス装置（ＭＣＵ）内に保持している、チャネル処理装
置（ＣＨＰ）からの処理要求を、該チャネル処理装置（
ＣＨＰ）によって読み出すことができるデータ転送パス
を設けることにより、チャネル処理装置（ＣＨＰ）が障
害時に必要となる情報の一時保持動作を低減させ、該チ
ャネル処理装置（ＣＨＰ）の処理速度を向上させる方式
に関する。
最近のデータ処理装置においては、チャネル処理袋！（
ＣＨＰ）の各チャネル装置に接続される入出力装置のデ
ータ転送速度が向上してきており、該チャネル処理装置
（ＣＨＰ）で、通常の入出力処理では必要としないよう
な処理、例えば異常処理に必要な情報の蓄積等を実行し
て、該チャネル処理装置（ＣＨＰ）での処理能力に余力
がなくなると、該高速の入出力装置のデータ転送に追従
できなくなって、該入出力装置がオーバランを起こす危
険が出てくる問題がある。
ＣＨＰ）の各チャネル装置に接続される入出力装置のデ
ータ転送速度が向上してきており、該チャネル処理装置
（ＣＨＰ）で、通常の入出力処理では必要としないよう
な処理、例えば異常処理に必要な情報の蓄積等を実行し
て、該チャネル処理装置（ＣＨＰ）での処理能力に余力
がなくなると、該高速の入出力装置のデータ転送に追従
できなくなって、該入出力装置がオーバランを起こす危
険が出てくる問題がある。
そこで、チャネル処理装置（ＣＨＰ） 、特にマイクロ
プログラムで制御されるチャネル処理装置（ＣＨＰ）で
の処理速度を向上させる為に、通常の入出力処理におい
ては使用しない処理、例えば、上記異常処理時等に必要
な情報の蓄積を省略して、且つ異常時の処理に問題の起
こらない障害処理方式が待たれていた。
プログラムで制御されるチャネル処理装置（ＣＨＰ）で
の処理速度を向上させる為に、通常の入出力処理におい
ては使用しない処理、例えば、上記異常処理時等に必要
な情報の蓄積を省略して、且つ異常時の処理に問題の起
こらない障害処理方式が待たれていた。
第６図は従来技術による障害処理方式をブロック図で示
したものである。
したものである。
従来技術においては、マイクロプログラム制御のチャネ
ル処理装置（ＣＨＰ） ｌが、主記憶アクセス装置（Ｍ
ＣＬＩ） ２へ主記憶アクセス処理要求を送出すると、
主記憶アクセス装置（ＭＣＵ） ２は、該処理要求を要
求受け付はポート２１に保持し、コントロール部２２の
制御の基に、主記憶装置（図示せず）をアクセスする。
ル処理装置（ＣＨＰ） ｌが、主記憶アクセス装置（Ｍ
ＣＬＩ） ２へ主記憶アクセス処理要求を送出すると、
主記憶アクセス装置（ＭＣＵ） ２は、該処理要求を要
求受け付はポート２１に保持し、コントロール部２２の
制御の基に、主記憶装置（図示せず）をアクセスする。
該主記憶アクセス中に、チャネル処理装置（ＣＨＰ）１
は他の入出力処理を行うことができ、主記憶アクセス装
置（ＭＣＵ） ２が、該主記憶アクセス処理を終了する
と、主記憶アクセス装置（ＭＣＩ） ２からチャネル処
理装置（ＣＨＰ） １に対して終了信号を返送する。
は他の入出力処理を行うことができ、主記憶アクセス装
置（ＭＣＵ） ２が、該主記憶アクセス処理を終了する
と、主記憶アクセス装置（ＭＣＩ） ２からチャネル処
理装置（ＣＨＰ） １に対して終了信号を返送する。
この場合、該チャネル処理装置（ＣＨＰ） １は、主記
憶装置への上記処理要求を主記憶アクセス装置（ＭＣＵ
） ２に出力すると同時に、主記憶アクセス終了後の処
理の為に、チャネル処理装置（ＣＨＰ） ｌ内の内部記
憶１１に、該主記憶アクセス要求の内容等をマイクロプ
ログラムによってスト了し保持していた。
憶装置への上記処理要求を主記憶アクセス装置（ＭＣＵ
） ２に出力すると同時に、主記憶アクセス終了後の処
理の為に、チャネル処理装置（ＣＨＰ） ｌ内の内部記
憶１１に、該主記憶アクセス要求の内容等をマイクロプ
ログラムによってスト了し保持していた。
上記、従来技術によるチャネル処理装置（ＣＨＰ）１で
の動作を流れ図で示したものが、第７図であって、（ａ
）は正常応答時の動作を示し、（ｂ）は異常終了時の動
作を示している。
の動作を流れ図で示したものが、第７図であって、（ａ
）は正常応答時の動作を示し、（ｂ）は異常終了時の動
作を示している。
先ず、（ａ）の正常応答時の動作から説明する。
ステップ３０：主記憶アクセス処理要求の発生。
ステップ３１：内部記憶１１の処理要求保持エリア１１
１に、該アクセス処理要求の内容をス１−了する。
１に、該アクセス処理要求の内容をス１−了する。
ステ、プ３２：主記憶アクセス装置（ＭＣＵ） ２に対
して、該処理要求を出力する。
して、該処理要求を出力する。
ステップ３３；チャネル処理装置（ＣＨＰ） １は他の
入出力処理を開始する。
入出力処理を開始する。
ステップ３４：主記憶アクセス装置（ＭＣＵ） ２から
の正常終了応答が、チャネル処理装置（ＣＨＰ） １に
返送される。
の正常終了応答が、チャネル処理装置（ＣＨＰ） １に
返送される。
ステップ３５：チャネル処理装置（ＣＨＰ） １におい
ては、該応答信号で上記他の入出力処理を中断した後、
該処理要求が正常終了したことを認識して、内部記憶１
１内の処理要求保持エリア１１１の処理要求をクリアす
る。
ては、該応答信号で上記他の入出力処理を中断した後、
該処理要求が正常終了したことを認識して、内部記憶１
１内の処理要求保持エリア１１１の処理要求をクリアす
る。
ステップ３６：ステップ３３で開始し、ステップ３５で
中断していた、上記他の入出力処理を続行する。
中断していた、上記他の入出力処理を続行する。
次に、異常終了時の動作を（ｂ）によって説明する。
ステップ３０〜３３．及び３６については、正常応答時
と同じであるので省略し、該異常終了時の特徴的な動作
のみについて、説明する。即ち、ステップ３４°：主記
憶アクセス装置（ＭＣＵ） ２からの異常終了応答が、
チャネル処理装置（ＣＨＰ） １に返送される。
と同じであるので省略し、該異常終了時の特徴的な動作
のみについて、説明する。即ち、ステップ３４°：主記
憶アクセス装置（ＭＣＵ） ２からの異常終了応答が、
チャネル処理装置（ＣＨＰ） １に返送される。
ステップ３５゛：チャネル処理装置（ＣＨＰ） １にお
いては、該応答信号で上記能の入出力処理を中断した後
、該処理要求が異常終了したことを認識して、内部記憶
１１の処理要求保持エリア１１１から、該異常終了した
処理要求の内容を取り出す。
いては、該応答信号で上記能の入出力処理を中断した後
、該処理要求が異常終了したことを認識して、内部記憶
１１の処理要求保持エリア１１１から、該異常終了した
処理要求の内容を取り出す。
ステップ３５” ：該処理要求の内容に従って、障害処
理を行う。
理を行う。
従来方式においては、第７図（ａ）のステップ３１゜３
５で示されるように、異常終了時には使用するが、通常
の処理では使用しない主記憶アクセス要求情報等を、チ
ャネル処理装置（ＣＨＰ） １の内部記憶１１にマイク
ロプログラムによってストアし、該アクセス要求処理が
正常終了した時点においてクリアすることを繰り返して
おり、非常に使用頻度の小さい異常終了処理の為に、正
常終了時には余分な処理を、マイクロプログラムで行っ
ていたことになり、チャネル処理装置（ＣＨＰ） １に
おける処理能力を低下させる問題があった。
５で示されるように、異常終了時には使用するが、通常
の処理では使用しない主記憶アクセス要求情報等を、チ
ャネル処理装置（ＣＨＰ） １の内部記憶１１にマイク
ロプログラムによってストアし、該アクセス要求処理が
正常終了した時点においてクリアすることを繰り返して
おり、非常に使用頻度の小さい異常終了処理の為に、正
常終了時には余分な処理を、マイクロプログラムで行っ
ていたことになり、チャネル処理装置（ＣＨＰ） １に
おける処理能力を低下させる問題があった。
本発明は上記従来の欠点に鑑み、チャネル処理装置（Ｃ
ＨＰ） ｌ内で、内部記憶１１に保持する情報量を少な
くして、該マイクロプログラムの負荷を低下させること
により、当該チャネル処理装置（ＣＨＰ） １の処理速
度を向上させる方法を提供することを目的とするもので
ある。
ＨＰ） ｌ内で、内部記憶１１に保持する情報量を少な
くして、該マイクロプログラムの負荷を低下させること
により、当該チャネル処理装置（ＣＨＰ） １の処理速
度を向上させる方法を提供することを目的とするもので
ある。
第１図は本発明のチャネル障害処理方式の原理ブロック
図であり、第６図と同じ符号は同し対象物を示している
。
図であり、第６図と同じ符号は同し対象物を示している
。
本発明は、チャネル処理装置（ＣＨＰ） １からの主記
憶アクセス処理要求を受け取るポート２１を持ち、その
ポートに対する次の処理要求が受け取られる迄、今回の
処理要求を保持している。又は保持することができる主
記憶アクセス装置（ＭＣｔｌ） ２において、該主記憶
アクセス装置（ＭＣＵ） ｌに保持されている上記アク
セス処理要求内容を、例えばデータバッファ２３を通し
て、チャネル処理装置（ＣＨＰ） １が読み出すことが
できるように、データ転送パス２４を設けるようにした
ものである。
憶アクセス処理要求を受け取るポート２１を持ち、その
ポートに対する次の処理要求が受け取られる迄、今回の
処理要求を保持している。又は保持することができる主
記憶アクセス装置（ＭＣｔｌ） ２において、該主記憶
アクセス装置（ＭＣＵ） ｌに保持されている上記アク
セス処理要求内容を、例えばデータバッファ２３を通し
て、チャネル処理装置（ＣＨＰ） １が読み出すことが
できるように、データ転送パス２４を設けるようにした
ものである。
即ち、本発明によれば、チャネル処理装置（ＣＨＰ）１
からのアクセス処理要求が、主記憶アクセス装置（ＭＣ
Ｕ） ２において異常終了した時、該異常終了信号によ
って、チャネル処理装置（ＣＨＰ） １が主記憶アクセ
ス装置（ＭＣＵ） ２に対して「要求受け付はポート読
み出し要求」を送出することにより、該要求受け付はポ
ート２１に保持されている、該異常終了したアクセス要
求情報を、データ転送パス２４によって、データバッフ
ァ２３に転送し、該データバッファ２３からチャネル処
理装置（ＣＨＰ）１に読み出すことができる為、チャネ
ル処理装置（ＣＨＰ） １は内部記憶１１内に、主記憶
装置に対する処理内容をマイクロプログラムによって保
持する必要がなく、チャネル処理装置（ＣＨＰ） ｌの
処理速度を向上させることができる効果がある。
からのアクセス処理要求が、主記憶アクセス装置（ＭＣ
Ｕ） ２において異常終了した時、該異常終了信号によ
って、チャネル処理装置（ＣＨＰ） １が主記憶アクセ
ス装置（ＭＣＵ） ２に対して「要求受け付はポート読
み出し要求」を送出することにより、該要求受け付はポ
ート２１に保持されている、該異常終了したアクセス要
求情報を、データ転送パス２４によって、データバッフ
ァ２３に転送し、該データバッファ２３からチャネル処
理装置（ＣＨＰ）１に読み出すことができる為、チャネ
ル処理装置（ＣＨＰ） １は内部記憶１１内に、主記憶
装置に対する処理内容をマイクロプログラムによって保
持する必要がなく、チャネル処理装置（ＣＨＰ） ｌの
処理速度を向上させることができる効果がある。
以下本発明の実施例を図面によって詳述する。
第２図は本発明の一実施例をブロック図で示したもので
あり、第３図、第４図は本発明の他の実施例をブロック
図で示したもので、第６図と同し符号は同じ対象物を示
し、データ転送パス２４．要求受け付はポートセイブレ
ジスタ２５が本発明を実施するのに必要な機能ブロック
である。
あり、第３図、第４図は本発明の他の実施例をブロック
図で示したもので、第６図と同し符号は同じ対象物を示
し、データ転送パス２４．要求受け付はポートセイブレ
ジスタ２５が本発明を実施するのに必要な機能ブロック
である。
第２図においては、主記憶アクセス装置（？’ＩＣＵ）
２内の要求受け付はポート２１から、データノ＼・ンフ
ァ２３へのデータ転送パス２４を設け、チャネル処理装
置（ＣＨＰ） ｌから、「要求受け付はポート読み出し
要求」を、コントロール部２２で受け付けると、該要求
受け付はポート２１から該アクセス処理要求内容をデー
タム・ノファ２３に転送し、該データバッファ２３から
チャネル処理装置（ＣＨＰ）１に送出するように制御す
る。
２内の要求受け付はポート２１から、データノ＼・ンフ
ァ２３へのデータ転送パス２４を設け、チャネル処理装
置（ＣＨＰ） ｌから、「要求受け付はポート読み出し
要求」を、コントロール部２２で受け付けると、該要求
受け付はポート２１から該アクセス処理要求内容をデー
タム・ノファ２３に転送し、該データバッファ２３から
チャネル処理装置（ＣＨＰ）１に送出するように制御す
る。
チャネル処理装置（ＣＨＰ） ４は主記憶アクセス処理
で、異常が検出されたことが、主記憶アクセス装置（Ｍ
ＣＵ） ２から返送されてきた時、上記「要求受け付は
ポート読み出し要求」を主記憶アクセス装置（ＭＣＵ）
２に送出し、上記のルートによって、該異常の発生し
たアクセス処理要求の内容を読み出すことができる。
で、異常が検出されたことが、主記憶アクセス装置（Ｍ
ＣＵ） ２から返送されてきた時、上記「要求受け付は
ポート読み出し要求」を主記憶アクセス装置（ＭＣＵ）
２に送出し、上記のルートによって、該異常の発生し
たアクセス処理要求の内容を読み出すことができる。
第３図の実施例においては、第２図の実施例において、
要求受け付はポート２１から一度該処理要求内容をデー
タバッファ２３に転送することにより、主記憶装置（図
示せず）からのデータを、チャネル処理装置（ＣＨＰ）
１に転送するパスを共用していたものを、主記憶アク
セス装置（ＭＣＵ） ２とチャネル処理装置（ＣＨＰ）
１との間に、専用の「要求受け付はポート読み出しパ
ス」２４゛を設けたものである。
要求受け付はポート２１から一度該処理要求内容をデー
タバッファ２３に転送することにより、主記憶装置（図
示せず）からのデータを、チャネル処理装置（ＣＨＰ）
１に転送するパスを共用していたものを、主記憶アク
セス装置（ＭＣＵ） ２とチャネル処理装置（ＣＨＰ）
１との間に、専用の「要求受け付はポート読み出しパ
ス」２４゛を設けたものである。
第４図の実施例においては、第２図における要求受け付
はポート２１の処理要求内容を、別途設けられている要
求受け付はポートセイブレジスタ２５に一旦保持し、該
セイブレジスタ２５から、データ転送パス２４”を制御
してデータバッファ２３に処理要求内容を転送し、該デ
ータバッファ２３からチャネル処理装置（ＣＨＰ） １
に送出するようにしたものである。
はポート２１の処理要求内容を、別途設けられている要
求受け付はポートセイブレジスタ２５に一旦保持し、該
セイブレジスタ２５から、データ転送パス２４”を制御
してデータバッファ２３に処理要求内容を転送し、該デ
ータバッファ２３からチャネル処理装置（ＣＨＰ） １
に送出するようにしたものである。
本実施例は、要求受け付はポート２１内の処理要求内容
が、処理の終了後において破壊されてしまう制御方式に
有効であり、第２図、第３図の例のように、コントロー
ル部２２に対する「要求受け付はポート読み出し要求線
」を新たに設ける必要がない利点がある。
が、処理の終了後において破壊されてしまう制御方式に
有効であり、第２図、第３図の例のように、コントロー
ル部２２に対する「要求受け付はポート読み出し要求線
」を新たに設ける必要がない利点がある。
上記、本発明を実施した時のチャネル処理装置（ＣＨＰ
） １の動作を流れ図で示したものが、第５図であって
、第７図の従来方式での動作の流れ図と同じ符号は同じ
動作を示している。
） １の動作を流れ図で示したものが、第５図であって
、第７図の従来方式での動作の流れ図と同じ符号は同じ
動作を示している。
本図において、（ａ）は正常応答時の動作を示し、（ｂ
）は異常終了時の動作を示している。
）は異常終了時の動作を示している。
（ａ）の正常応答時の動作では、図から明らかな如く、
従来方式において必要であった、内部記憶１１に対する
処理要求の内容のストア、及びクリア動作（即ち、第７
図（ａ）におけるステップ３１，３５）が無くなってい
る所に特徴がある。
従来方式において必要であった、内部記憶１１に対する
処理要求の内容のストア、及びクリア動作（即ち、第７
図（ａ）におけるステップ３１，３５）が無くなってい
る所に特徴がある。
（ｂ）の異常終了時の動作においては、従来方式におけ
るステップ３５′ に対応して、ステップ３７が設けら
れている。即ち、 ステップ３７：主記憶アクセス装置（ＭＣＵ） ２に対
して、「要求受け付はポート読み出し要求」を送出し、
主記憶アクセス装置（ＭＣＵ） ２の要求受け付はポー
ト２１より、処理要求の内容を読み出す。
るステップ３５′ に対応して、ステップ３７が設けら
れている。即ち、 ステップ３７：主記憶アクセス装置（ＭＣＵ） ２に対
して、「要求受け付はポート読み出し要求」を送出し、
主記憶アクセス装置（ＭＣＵ） ２の要求受け付はポー
ト２１より、処理要求の内容を読み出す。
この時の、具体的な読み出しルートは、第２図でのデー
タ転送バス２４．第３図でのデータ転送パス２４゛、第
４図での要求受け付はポートセイプレジスタ２５、デー
タ転送パス２４″である。
タ転送バス２４．第３図でのデータ転送パス２４゛、第
４図での要求受け付はポートセイプレジスタ２５、デー
タ転送パス２４″である。
上記の実施例はあく迄も一例であって、この３例に限る
ものでなく、要求受け付はポートの内容が、チャネル処
理装置（ＣＨＰ） １からの要求により、チャネル処理
装置（ＣＵＰ） ｌに送出する手段が備えられていれば
良いことは云う迄もないことである。
ものでなく、要求受け付はポートの内容が、チャネル処
理装置（ＣＨＰ） １からの要求により、チャネル処理
装置（ＣＵＰ） ｌに送出する手段が備えられていれば
良いことは云う迄もないことである。
以上、詳細に説明したように、本発明のチャネル障害処
理方式は、チャネル処理装置（ＣＨＰ） １からの要求
により、要求受け付はポートの内容を、チャネル処理装
置（ＣＨＰ） １に送出するようにしたものであるので
、チャネル処理装置（ＣＨＰ） １は内部記憶１１に主
記憶装置に対する処理要求内容を保持する動作を行う必
要がなく、その処理速度を向上させることができる効果
がある。
理方式は、チャネル処理装置（ＣＨＰ） １からの要求
により、要求受け付はポートの内容を、チャネル処理装
置（ＣＨＰ） １に送出するようにしたものであるので
、チャネル処理装置（ＣＨＰ） １は内部記憶１１に主
記憶装置に対する処理要求内容を保持する動作を行う必
要がなく、その処理速度を向上させることができる効果
がある。
第１図は本発明のチャネル障害処理方式の原理ブロック
図。 第２図〜第４図は本発明の一実施例をブロック図で示し
た図。 第５図は本発明を実施した時のチャネル処理装置（ＣＨ
Ｐ）の動作を流れ図で示した図。 第６図は従来技術による障害処理方式をブロック図で示
した図。 第７図は従来技術でのチャネル処理装置（ＣＨＰ）の動
作を流れ図で示した図。 である。 図面において、 ■はチャネル処理装置（ＣＨＰ）。 １１は内部記憶。 １１１は処理要求保持エリア。 ２は主記憶アクセス装置（ＭＣＵ） 。 ２１は要求受け付はポート。 ２２はコントロール部、２３はデータバッファ。 ２４．２４’、２４″はデータ転送パス。 ２５は要求受け付はポートセイブレジスタ。 ３０〜３７はチャネル処理装置（ＣＨＰ）における動作
の各ステップ。 をそれぞれ示す。 某 １ 図 ホ茫輯の一灼１別ＬホＬ圀 争突朔め弛内実ル刺と汀、Ｌ団 矛 ３ 田 ４（沿Ｆ４＃１糸乞め亥ンが＝４？）ｈ斤・ζ目条 ４
麟
図。 第２図〜第４図は本発明の一実施例をブロック図で示し
た図。 第５図は本発明を実施した時のチャネル処理装置（ＣＨ
Ｐ）の動作を流れ図で示した図。 第６図は従来技術による障害処理方式をブロック図で示
した図。 第７図は従来技術でのチャネル処理装置（ＣＨＰ）の動
作を流れ図で示した図。 である。 図面において、 ■はチャネル処理装置（ＣＨＰ）。 １１は内部記憶。 １１１は処理要求保持エリア。 ２は主記憶アクセス装置（ＭＣＵ） 。 ２１は要求受け付はポート。 ２２はコントロール部、２３はデータバッファ。 ２４．２４’、２４″はデータ転送パス。 ２５は要求受け付はポートセイブレジスタ。 ３０〜３７はチャネル処理装置（ＣＨＰ）における動作
の各ステップ。 をそれぞれ示す。 某 １ 図 ホ茫輯の一灼１別ＬホＬ圀 争突朔め弛内実ル刺と汀、Ｌ団 矛 ３ 田 ４（沿Ｆ４＃１糸乞め亥ンが＝４？）ｈ斤・ζ目条 ４
麟
Claims (1)
- 【特許請求の範囲】 マイクロプログラムで制御されるデータ処理装置のチャ
ネル処理装置（ＣＨＰ）（１）が、主記憶アクセス装置
（ＭＣＵ）（２）へ主記憶アクセス処理要求を送出した
時、該主記憶アクセス装置（ＭＣＵ）（２）が主記憶装
置をアクセス中でも、上記チャネル処理装置（ＣＨＰ）
が他の処理を行うことができ、上記主記憶アクセス装置
（ＭＣＵ）（２）が、該主記憶装置アクセス処理を終了
すると、主記憶アクセス装置（ＭＣＵ）（２）からチャ
ネル処理装置（ＣＨＰ）へ終了信号を返送し、該チャネ
ル処理装置（ＣＨＰ）（１）からの処理要求を受け取る
ポートを持ち、そのポートに対する次の処理要求がくる
迄、今回の内容を保持している、又は保持することので
きる主記憶アクセス装置（ＭＣＵ）（２）において、 該主記憶アクセス装置（ＭＣＵ）（２）内に保持されて
いる処理要求内容を、チャネル処理装置（ＣＨＰ）（１
）から読み出すことができるようにする為のデータ転送
パス（２４）を設け、 チャネル処理装置（ＣＨＰ）（１）からの要求により、
上記データ転送パス（２４）を用いて、該処理要求内容
をチャネル処理装置（ＣＨＰ）（１）に送出することを
特徴とするチャネル障害処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043402A JPS61202256A (ja) | 1985-03-05 | 1985-03-05 | チヤネル障害処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043402A JPS61202256A (ja) | 1985-03-05 | 1985-03-05 | チヤネル障害処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61202256A true JPS61202256A (ja) | 1986-09-08 |
Family
ID=12662772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60043402A Pending JPS61202256A (ja) | 1985-03-05 | 1985-03-05 | チヤネル障害処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61202256A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103530A (en) * | 1980-12-19 | 1982-06-28 | Fujitsu Ltd | Channel controlling system |
-
1985
- 1985-03-05 JP JP60043402A patent/JPS61202256A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103530A (en) * | 1980-12-19 | 1982-06-28 | Fujitsu Ltd | Channel controlling system |
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