JPS6120367A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6120367A JPS6120367A JP59140986A JP14098684A JPS6120367A JP S6120367 A JPS6120367 A JP S6120367A JP 59140986 A JP59140986 A JP 59140986A JP 14098684 A JP14098684 A JP 14098684A JP S6120367 A JPS6120367 A JP S6120367A
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- JP
- Japan
- Prior art keywords
- type
- semiconductor
- region
- layer
- conductivity type
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/60—Lateral BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するものであって、
高密度ＬＳＩを構成する素子としてのラテラルｐｎｐ型
バイポーラトランジスタを製造するのに用いて最適なも
のである。
高密度ＬＳＩを構成する素子としてのラテラルｐｎｐ型
バイポーラトランジスタを製造するのに用いて最適なも
のである。
背景技術とその問題点
本発明者等は、特願昭５８−９２６９７号において、エ
ミッタ領域及びベース領域の幅をサブミクロン程度に微
細化することのできるｎｐｎ型バイポーラトランジスタ
の製造方法を提案した。ところで、リニアＩＣ等におい
ては、所望の回路を構成する上で、ｎｐｎ型バイポーラ
トランジスタの他にｐｎｐ型バイポーラトランジスタも
必要とされることが多い。そしてこの場合、ＩＣの製造
工程の簡略化という点からは、ｎｐｎ型バイポーラトラ
ンジスタとｐｎｐ型バイポーラトランジスタとを同一製
造工程によって同一基板上に同時に形成することができ
るのが望ましい。しかしながら、上記特願昭５Ｌ−９２
６９７号に提案された製造方法では、同一製造工程によ
ってｎｐｎ型バイポーラトランジスタとｐｎｐ型バイポ
ーラトランジスタとを同一基板上に同時に形成すること
ができなかった。
ミッタ領域及びベース領域の幅をサブミクロン程度に微
細化することのできるｎｐｎ型バイポーラトランジスタ
の製造方法を提案した。ところで、リニアＩＣ等におい
ては、所望の回路を構成する上で、ｎｐｎ型バイポーラ
トランジスタの他にｐｎｐ型バイポーラトランジスタも
必要とされることが多い。そしてこの場合、ＩＣの製造
工程の簡略化という点からは、ｎｐｎ型バイポーラトラ
ンジスタとｐｎｐ型バイポーラトランジスタとを同一製
造工程によって同一基板上に同時に形成することができ
るのが望ましい。しかしながら、上記特願昭５Ｌ−９２
６９７号に提案された製造方法では、同一製造工程によ
ってｎｐｎ型バイポーラトランジスタとｐｎｐ型バイポ
ーラトランジスタとを同一基板上に同時に形成すること
ができなかった。
発明の目的
本発明は、上述の問題にかんがみ、従来の半導体装置の
製造方法が有する上述のような欠点を是正した半導体装
置の製造方法を提供することを目的とする。
製造方法が有する上述のような欠点を是正した半導体装
置の製造方法を提供することを目的とする。
発明の概要
本発明に係る半導体装置の製造方法は、半導体基板（例
えばｐ型シリコン基板）に第１ＮＫ電型の半導体領域（
例えばｎ゛型の埋込層）を形成する工程と、上記第１導
電型の半導体領域に対応して開口が設けられている絶縁
層（例えば５ｉ０２膜）を上記半導体基板上に形成する
工程と、上記絶縁層の上記開口に露出している上記半導
体基板及び上記絶縁層の上に第１導電型の半導体層（例
えばｎ型のシリコン層）を形成する工程と、上記第１導
電型の半導体層のうちの上記絶縁層の上記開口に対応す
る部分に互いに所定路ｒａｍれている第２導電型の第１
及び第２の半導体領域（例えばベース領域の幅だけ離れ
て形成されているｐ３型のエミッタ領域とｐ゛型のコレ
クタ領域）を形成する工程とをそれぞれ具備している。
えばｐ型シリコン基板）に第１ＮＫ電型の半導体領域（
例えばｎ゛型の埋込層）を形成する工程と、上記第１導
電型の半導体領域に対応して開口が設けられている絶縁
層（例えば５ｉ０２膜）を上記半導体基板上に形成する
工程と、上記絶縁層の上記開口に露出している上記半導
体基板及び上記絶縁層の上に第１導電型の半導体層（例
えばｎ型のシリコン層）を形成する工程と、上記第１導
電型の半導体層のうちの上記絶縁層の上記開口に対応す
る部分に互いに所定路ｒａｍれている第２導電型の第１
及び第２の半導体領域（例えばベース領域の幅だけ離れ
て形成されているｐ３型のエミッタ領域とｐ゛型のコレ
クタ領域）を形成する工程とをそれぞれ具備している。
このようにすることによって、素子の微細化が可能であ
ると共に、動作方向が半導体基板の表面と実質的に平行
な半導体装置を製造することができ、またこの製造方法
を利用して同一半導体基板に伝導型の異なる素子を同時
に形成することが可能である。
ると共に、動作方向が半導体基板の表面と実質的に平行
な半導体装置を製造することができ、またこの製造方法
を利用して同一半導体基板に伝導型の異なる素子を同時
に形成することが可能である。
実施例
以下本発明に係る半導体装置の製造方法をｎｐｎ型バイ
ポーラトランジスタとラテラルｐｎｐ型バイポーラトラ
ンジスタとを同一基板上に設けた半導体装置の製造に適
用した一実施例につき図面を参照しながら説明する。
ポーラトランジスタとラテラルｐｎｐ型バイポーラトラ
ンジスタとを同一基板上に設けた半導体装置の製造に適
用した一実施例につき図面を参照しながら説明する。
まず第１Ａ図に示すように、ｐ型シリコン基板ｌに選択
拡散によりｎ゛型の埋込層２及びｐ゛型のチャネル・ス
トッパ３を順次形成し、次いでｐ型シリコン基板１上に
５ｉＯｚ膜４を形成した後、この５ｉＯｚ膜４の所定部
分をエツチング除去して開口４３〜４Ｃを形成する。
拡散によりｎ゛型の埋込層２及びｐ゛型のチャネル・ス
トッパ３を順次形成し、次いでｐ型シリコン基板１上に
５ｉＯｚ膜４を形成した後、この５ｉＯｚ膜４の所定部
分をエツチング除去して開口４３〜４Ｃを形成する。
次に第１Ｂ図に示すように、Ｓ ｉ ＩＩ ａガスを用
いた気相成長法により全面にシリコン層５を被着形成す
る。このシリコン層５のうちの５１０２“膜４の開口４
ａ〜４Ｃに対応する部分はｐ型シリコン基板１上にエピ
タキシャル成長するため単結晶領域５ａとなるが、シリ
コン層５のうちのＳｉｎ、膜４上に形成された部分は多
結晶領域５ｂ（点描を付した領域）となる。また上記単
結晶領域５ａと上記多結晶領域５ｂとの間には単結晶か
ら多結晶への遷移領域５Ｃが形成される。なおシリコン
層５の気相成長は通常１０００℃以上の高温で行われる
ため、成長中に埋込層２内の不純物が上方に拡散し、こ
の結果、埋込層２の上面は第１Ｂ図に示すように距１ｌ
ｌｄｌ（例えば約０．３μｍ）だけ上昇している。
いた気相成長法により全面にシリコン層５を被着形成す
る。このシリコン層５のうちの５１０２“膜４の開口４
ａ〜４Ｃに対応する部分はｐ型シリコン基板１上にエピ
タキシャル成長するため単結晶領域５ａとなるが、シリ
コン層５のうちのＳｉｎ、膜４上に形成された部分は多
結晶領域５ｂ（点描を付した領域）となる。また上記単
結晶領域５ａと上記多結晶領域５ｂとの間には単結晶か
ら多結晶への遷移領域５Ｃが形成される。なおシリコン
層５の気相成長は通常１０００℃以上の高温で行われる
ため、成長中に埋込層２内の不純物が上方に拡散し、こ
の結果、埋込層２の上面は第１Ｂ図に示すように距１ｌ
ｌｄｌ（例えば約０．３μｍ）だけ上昇している。
次に所定のフォトレジストパターン（図示せず）を用い
て上記シリコン層５のうちの上記開口４ｂに対応する部
分にｎ型不純物、例えばＡｓを選択的にイオン注入し、
次いで上記フォトレジストパターンを除去した後、所定
のアニールを行うことにより上記シリコン層５のうちの
上記開口５Ｃに対応する部分をｎ゛型化る。
て上記シリコン層５のうちの上記開口４ｂに対応する部
分にｎ型不純物、例えばＡｓを選択的にイオン注入し、
次いで上記フォトレジストパターンを除去した後、所定
のアニールを行うことにより上記シリコン層５のうちの
上記開口５Ｃに対応する部分をｎ゛型化る。
次に第１Ｃ図に示すように、全面に薄いＳｊＯ□膜６及
びＳｉ＋Ｎａ膜７を順次形成し、次いで全面にフォトレ
ジスト８を形成した後、反応性イオンエツチング（ＲＩ
Ｅ）により所定厚さだけ異方性エツチングを行って第１
Ｄ図に示す状態とする。次にシリコン層５上に所定形状
のフォトレジスト９を形成した後、このフォトレジスト
９をマスクとしてシリコン層５にｎ型不純物、例えばホ
ウ素Ｂ（またはＢＦｉを高濃度にイオン注入する（シリ
コン層５中のＢを０で示す）。
びＳｉ＋Ｎａ膜７を順次形成し、次いで全面にフォトレ
ジスト８を形成した後、反応性イオンエツチング（ＲＩ
Ｅ）により所定厚さだけ異方性エツチングを行って第１
Ｄ図に示す状態とする。次にシリコン層５上に所定形状
のフォトレジスト９を形成した後、このフォトレジスト
９をマスクとしてシリコン層５にｎ型不純物、例えばホ
ウ素Ｂ（またはＢＦｉを高濃度にイオン注入する（シリ
コン層５中のＢを０で示す）。
次にフォトレジスト８．９を除去した後、第１Ｅ図に示
すようにシリコン層５の所定部分をエツチング除去して
所定形状のシリコン層５ｄ〜５ｆを形成する。この後、
所定のアニールを行うことにより、イオン注入された上
記Ｂを拡散させてシリコンＪｉ５ｄ、５ｆを一部を残し
てｐ型化する。
すようにシリコン層５の所定部分をエツチング除去して
所定形状のシリコン層５ｄ〜５ｆを形成する。この後、
所定のアニールを行うことにより、イオン注入された上
記Ｂを拡散させてシリコンＪｉ５ｄ、５ｆを一部を残し
てｐ型化する。
なおシリコン層５ｄのうちのｐ型化された部分がｐ゛型
のグラフト・ベース領域１０（ベース引出し電極を兼用
している）を構成している。またシリコン層５ｆのうち
のｐ型化された部分がｐ゛型のエミッタ領域１１及びコ
レクタ領域１２を構成している。なおエミッタ領域１１
とコレクタ領域ｌ２との間に存在するシリコン層５ｆに
よってｎ型のベース領域１３が構成されている。
のグラフト・ベース領域１０（ベース引出し電極を兼用
している）を構成している。またシリコン層５ｆのうち
のｐ型化された部分がｐ゛型のエミッタ領域１１及びコ
レクタ領域１２を構成している。なおエミッタ領域１１
とコレクタ領域ｌ２との間に存在するシリコン層５ｆに
よってｎ型のベース領域１３が構成されている。
次に第１Ｆ図に示すように、Ｓｉ３Ｎ、膜７をマスクと
してシリコン層５ｄ〜５ｆを熱酸化することにより５ｉ
（ｈＬ１４を形成する。この後、Ｓｉ、Ｎ、膜７をエツ
チング除去する。
してシリコン層５ｄ〜５ｆを熱酸化することにより５ｉ
（ｈＬ１４を形成する。この後、Ｓｉ、Ｎ、膜７をエツ
チング除去する。
次に第１Ｇ図に示すように、５ｉ０２膜１４の所定部分
をエツチング除去して開口１４８〜１４ｄを形成した後
、開口１４ｂ及びエミッタ領域１１とコレクタ領域１２
との間のＳｉＯ□膜６に対応して所定形状のフォトレジ
ス）１５．１６を形成する。
をエツチング除去して開口１４８〜１４ｄを形成した後
、開口１４ｂ及びエミッタ領域１１とコレクタ領域１２
との間のＳｉＯ□膜６に対応して所定形状のフォトレジ
ス）１５．１６を形成する。
次にこれらのフォトレジスト１５．１６をマスクとして
５ｉ（ｈ膜６を介してシリコンＪＩ５ｄにｐ型不純物、
例えばＢを選択的にイオン注入し、次いでフォトレジス
ト１５．１６を除去した後、所定のアニールを行うこと
により上記Ｂを拡散させて、グラフト・ベース領域１０
に連なるｐ型のベース領域Ｉ７を形成する。なおこのベ
ース領域１７と埋込層２との間に存在するｎ型のシリコ
ン層５ｄによってコレクタ領域１８が構成されている。
５ｉ（ｈ膜６を介してシリコンＪＩ５ｄにｐ型不純物、
例えばＢを選択的にイオン注入し、次いでフォトレジス
ト１５．１６を除去した後、所定のアニールを行うこと
により上記Ｂを拡散させて、グラフト・ベース領域１０
に連なるｐ型のベース領域Ｉ７を形成する。なおこのベ
ース領域１７と埋込層２との間に存在するｎ型のシリコ
ン層５ｄによってコレクタ領域１８が構成されている。
次に上記ＳｉＯ□膜６をエツチング除去した後、第１Ｈ
図に示すように薄い多結晶シリコン膜１９を形成する。
図に示すように薄い多結晶シリコン膜１９を形成する。
次にこの多結晶シリコン膜１９を介してベース領域１７
．１３中にｎ型不純物、例えばヒ素Ａｓをイオン注入し
た後、所定の熱処理（エミッタ拡散）を行ってｎ７型の
エミッタ領域２０及びｎ゛型のベース取出し領域２１を
形成する。
．１３中にｎ型不純物、例えばヒ素Ａｓをイオン注入し
た後、所定の熱処理（エミッタ拡散）を行ってｎ７型の
エミッタ領域２０及びｎ゛型のベース取出し領域２１を
形成する。
この後、第】１図に示すように全面に＾ｌ膜２２を形成
し、次いでこのＡＩＷ４２２及び多結晶シリコン１１９
１９の所定部分を順次エツチング除去することにより、
第１Ｊ図に示すように、＾ｐ膜２２ａ〜２２ｆと多結晶
シリコン膜１９ａ−１９ｆとから成る二層構造の電極２
３〜２８を形成する。このようにして、エミンタ令頁域
２０．ベース領域１７及びコレクタ領域１８から成るｎ
ｐｎ型バイポーラトランジスタ２９（動作方向はｐ型シ
リコン基板Ｉの表面に垂直）と、エミッタｆｔＩ域１１
、ベース領域１３及びコレクタＮ域１２から成るラテラ
ルｐｎｐ型バイポーラトランジスタ３０（動作方向はｐ
型シリコン基板１の表面に平行）とがｐ型シリコン基板
１に形成された半導体装置を完成させる。なお第１Ｊ図
に示す半導体装置において電極２３〜２８を省略した状
態の平面図を第２図に示す（第１Ｊ図は第２図のＡ−Ａ
線の断面図）。
し、次いでこのＡＩＷ４２２及び多結晶シリコン１１９
１９の所定部分を順次エツチング除去することにより、
第１Ｊ図に示すように、＾ｐ膜２２ａ〜２２ｆと多結晶
シリコン膜１９ａ−１９ｆとから成る二層構造の電極２
３〜２８を形成する。このようにして、エミンタ令頁域
２０．ベース領域１７及びコレクタ領域１８から成るｎ
ｐｎ型バイポーラトランジスタ２９（動作方向はｐ型シ
リコン基板Ｉの表面に垂直）と、エミッタｆｔＩ域１１
、ベース領域１３及びコレクタＮ域１２から成るラテラ
ルｐｎｐ型バイポーラトランジスタ３０（動作方向はｐ
型シリコン基板１の表面に平行）とがｐ型シリコン基板
１に形成された半導体装置を完成させる。なお第１Ｊ図
に示す半導体装置において電極２３〜２８を省略した状
態の平面図を第２図に示す（第１Ｊ図は第２図のＡ−Ａ
線の断面図）。
上述の実施例によれば、第１Ａ図〜第１Ｊ図に示す製造
工程によってｐ型シリコン基板１にｎｐｎ型バイポーラ
トランジスタ２９とラテラルｐｎｐ型バイポーラトラン
ジスタ３０とを同時に形成することができるので、ラテ
ラルｐｎｐ型バイポーラトランジスタ３０を形成するた
めに特別の工程を追加する必要がなく、このため製造工
程を複雑化させることがない。またｎｐｎ型バイポーラ
トランジスタ２９とラテラルｐｎｐ型バイポーラトラン
ジスタ３０とのベース領域１７．１３及びエミッタ領域
２０の幅は従来と同様にいずれもサブミクロン程度まで
微細化可能であり、このため素子の微細化が可能である
。
工程によってｐ型シリコン基板１にｎｐｎ型バイポーラ
トランジスタ２９とラテラルｐｎｐ型バイポーラトラン
ジスタ３０とを同時に形成することができるので、ラテ
ラルｐｎｐ型バイポーラトランジスタ３０を形成するた
めに特別の工程を追加する必要がなく、このため製造工
程を複雑化させることがない。またｎｐｎ型バイポーラ
トランジスタ２９とラテラルｐｎｐ型バイポーラトラン
ジスタ３０とのベース領域１７．１３及びエミッタ領域
２０の幅は従来と同様にいずれもサブミクロン程度まで
微細化可能であり、このため素子の微細化が可能である
。
本発明は上述の実施例に限定されるものでは吐く、本発
明の技術的思想に基づく種々の変形が可能である。例え
ば、第１Ｃ図に示す工程において５ｉ３Ｎｎ膜７を形成
した後、第３Ａ図に示すように、このＳｉ３Ｎ、膜７上
にＳｉＯ□膜４の開口４ｃに対応して開口を有する所定
形状のフォトレジスト３１を形成し、次いでこのフォト
レジスト３１をマスクとして５ＩｓＮ４膜７をエツチン
グすることによりこのＳｉ：＋ＬＬ１２上記開口４ｃに
対応する部分をエツチング除去すれば、第１Ｆ図に示す
工程において行う酸化によりこの部分にも厚い５ｉＯｚ
膜１４が形成されるので、第３Ｂ図に示すようにベース
領域１３の電極２７の取り出しをｎ゛型の埋込層２と、
同じ＜ｎ”型のベース取出し領域２１とを介して行うラ
テラルｐｎｐ型バイポーラトランジスタを形成すること
が可能である。なお例えば第１Ｃ図に示す工程において
５ｉａｌ１４膜７を形成した後または第３Ａ図に示す状
態において、シリコン層５のうちのＳｉｎ、膜１４の開
口４Ｃに対応する部分にｎ型不純物を選択的にイオン注
入してこの部分の不純物濃度を高めれば、パンチスルー
耐圧を向上させることが可能である。
明の技術的思想に基づく種々の変形が可能である。例え
ば、第１Ｃ図に示す工程において５ｉ３Ｎｎ膜７を形成
した後、第３Ａ図に示すように、このＳｉ３Ｎ、膜７上
にＳｉＯ□膜４の開口４ｃに対応して開口を有する所定
形状のフォトレジスト３１を形成し、次いでこのフォト
レジスト３１をマスクとして５ＩｓＮ４膜７をエツチン
グすることによりこのＳｉ：＋ＬＬ１２上記開口４ｃに
対応する部分をエツチング除去すれば、第１Ｆ図に示す
工程において行う酸化によりこの部分にも厚い５ｉＯｚ
膜１４が形成されるので、第３Ｂ図に示すようにベース
領域１３の電極２７の取り出しをｎ゛型の埋込層２と、
同じ＜ｎ”型のベース取出し領域２１とを介して行うラ
テラルｐｎｐ型バイポーラトランジスタを形成すること
が可能である。なお例えば第１Ｃ図に示す工程において
５ｉａｌ１４膜７を形成した後または第３Ａ図に示す状
態において、シリコン層５のうちのＳｉｎ、膜１４の開
口４Ｃに対応する部分にｎ型不純物を選択的にイオン注
入してこの部分の不純物濃度を高めれば、パンチスルー
耐圧を向上させることが可能である。
発明の効果
本発明に係る半導体装置の製造方法によれば、特に第１
導電型の半導体層のうちの絶縁層の開口に対応する部分
に互いに所定距離離れている第２導電型の第１及び第２
の半導体領域を形成するようにしているので、素子の微
細化が可能であると共に、動作方向が半導体基板の表面
と実質的に平行な半導体装置を製造することができ、ま
たこの製造方法を利用することにより同一半導体基板に
伝導型の異なる素子を同時に形成することが可能である
。従って、高密度かつ高性能の半導体装置を製造するこ
とが可能である。
導電型の半導体層のうちの絶縁層の開口に対応する部分
に互いに所定距離離れている第２導電型の第１及び第２
の半導体領域を形成するようにしているので、素子の微
細化が可能であると共に、動作方向が半導体基板の表面
と実質的に平行な半導体装置を製造することができ、ま
たこの製造方法を利用することにより同一半導体基板に
伝導型の異なる素子を同時に形成することが可能である
。従って、高密度かつ高性能の半導体装置を製造するこ
とが可能である。
第１Ａ図〜第１Ｊ図は本発明に係る半導体装置の製造方
法をｎｐｎ型バイポーラトランジスタとラテラルｐｎｐ
型バイポーラトランジスタとを同一基板上に設けた半導
体装置の製造に適用した一実施例を工程順に示す断面図
、第２図は第１Ｊ図に示す半導体装置において電極を省
略した状態の平面図、第３Ａ図及び第３Ｂ図は本発明の
変形例を示す第１Ｃ図及び第１Ｊ図と同様な断面図であ
る。 なお図面に用いられた符号において、 ４−−−−−−・−−一−−ＳｉＯ，膜（絶縁層）１（
１−−〜−−−・・−・−・−グラフト・ベース領域１
３、１７−−−一一−−−−ベース領域１８−−−−
コレクタ領域 ２３〜２Ｂ−−−−一電掻 ２９−・−−−〜−−−・−−−ｎ ｐ ｎ型バイポー
ラトランジスタである。
法をｎｐｎ型バイポーラトランジスタとラテラルｐｎｐ
型バイポーラトランジスタとを同一基板上に設けた半導
体装置の製造に適用した一実施例を工程順に示す断面図
、第２図は第１Ｊ図に示す半導体装置において電極を省
略した状態の平面図、第３Ａ図及び第３Ｂ図は本発明の
変形例を示す第１Ｃ図及び第１Ｊ図と同様な断面図であ
る。 なお図面に用いられた符号において、 ４−−−−−−・−−一−−ＳｉＯ，膜（絶縁層）１（
１−−〜−−−・・−・−・−グラフト・ベース領域１
３、１７−−−一一−−−−ベース領域１８−−−−
コレクタ領域 ２３〜２Ｂ−−−−一電掻 ２９−・−−−〜−−−・−−−ｎ ｐ ｎ型バイポー
ラトランジスタである。
Claims (1)
- 半導体基板に第１導電型の半導体領域を形成する工程
と、上記第１導電型の半導体領域に対応して開口が設け
られている絶縁層を上記半導体基板上に形成する工程と
、上記絶縁層の上記開口に露出している上記半導体基板
及び上記絶縁層の上に第１導電型の半導体層を形成する
工程と、上記第１導電型の半導体層のうちの上記絶縁層
の上記開口に対応する部分に互いに所定距離離れている
第２導電型の第１及び第２の半導体領域を形成する工程
とをそれぞれ具備することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140986A JPS6120367A (ja) | 1984-07-07 | 1984-07-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140986A JPS6120367A (ja) | 1984-07-07 | 1984-07-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120367A true JPS6120367A (ja) | 1986-01-29 |
Family
ID=15281475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59140986A Pending JPS6120367A (ja) | 1984-07-07 | 1984-07-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120367A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997036328A1 (de) * | 1996-03-25 | 1997-10-02 | Siemens Aktiengesellschaft | Bipolartransistor mit hochenergie-implantiertem kollektor und herstellverfahren |
-
1984
- 1984-07-07 JP JP59140986A patent/JPS6120367A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997036328A1 (de) * | 1996-03-25 | 1997-10-02 | Siemens Aktiengesellschaft | Bipolartransistor mit hochenergie-implantiertem kollektor und herstellverfahren |
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