JPS6081839A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａｌ　発明の技術分野 本発明は半導体装置の製造方法のうち、誘電体分離によ
る相補型半導体集積回路（コンプリメンタリＩＣ）の素
子領域形成方法に関する。

（ｂ）　技術の背景 半導体素子間を誘電体膜で絶縁する誘電体分離法（俗に
ＥＰＩＣ法と称される）は、二酸化シリコン（Ｓｔ（ｈ
　）　ＩＩＪなどの誘電体膜で分離するため寄生容量が
小さく、また高耐圧素子が容易に形成できる等の利点が
あって、非常にすぐれた性能のＩＣが得られる構造であ
る。

しかし、誘電体分離法は研磨などの手段を用いて基板の
大半を取り除く工程を要するから、工数がかかつて高価
になることが欠点であり、従来は余り利用されていなか
った。

ところが、電子機器のＩＣ化と共に絶縁耐圧が高くて信
頼性の高いＩＣが要求されており、誘電体分離によるＩ
Ｃが改めて見向されている。例えば電話機の電子化に伴
なって企画されている加入者線回路（ＳＬＩＣ）用ＩＣ
は数１００ボルトの高耐圧を必要とし、且つＮＰＮ型、
ＰＮＰ型の２種類のトランジスタを形成する相補型であ
る。

本発明はこのような誘電体分離による相補型■Ｃの製造
方法の改良に関するものである。

（Ｃ）従来技術と問題点 誘電体分離法で作成される相補型ＩＣの断面構造図を第
１図を示している。ＰはＰ型素子領域。

ＮはＮ型素子領域、Ｉは５ｉ０２膜、Ｓは多結晶シリコ
ン基板で、Ｐ型素子領域にＰＮＰ型トランジスタ、Ｎ型
素子領域にＮＰＮ型トランジスタが形成されるが、この
ように形成するには半導体基板上に異種導電型の２つの
島状領域を突出して設けて、それぞれの領域に同一導電
型埋没層Ｂおよび５ｉ０２膜Ｉを形成した後、多結晶シ
リコン基板Ｓを被着する。次いで、突出した素子領域Ｐ
、Ｎを残して他の半導体基板を研磨除去し、従って半導
体基板は島状領域を残して大半が除去されることになる
が、このようにしてＩＣ基板が作成されるのである。

本発明はこのような島状領域の形成方法にかかり、その
従来の製造工程の概要工程順断面図を第２図ないし第６
図に示している。まず、第２図に示すようにＰ型シリコ
ン基板１を窒化シリコン（Ｓｉ、Ｎ４）膜（図示せず）
をマスクにして選択的にエツチングし、Ｐ型具状領域２
を形成する。面方位＜１００＞のシリコン基板１を苛性
カリ溶液で異方性エツチング（■カットと称す）すれば
、容易に図示のような形状に形成される。

次いで、第３図に示すようにＰ型具状領域２を除（Ｐ型
シリコン基板１を二酸化シリコン（Ｓｉ０２）膜マスク
（図示せず）によって遮蔽し、Ｐ型具状領域２に選択的
に硼素をイオン注入し熱処理して高濃度のＰ＋型埋没層
３を形成した後、更に高湿高温中で処理して、Ｐ型具状
領域２の表面に厚い５ｉ０２膜４を形成し、最後に５ｉ
０２膜マスクを除去する。この際、５ｉ０２膜マスクの
代わりに窒化シリコン（Ｓｉ３Ｎ４　）膜マスクを用い
てもよいが、マスクパターンの形成および除去は公知の
フォトプロセスによっておこなわれる。しかし、このマ
スクパターンはＰ型具状領域２があって、段差が大きい
から形成が難しい。

次いで、第４図に示すようにＮ型半導体層５をエピタキ
シャル成長させる。そうすれば、Ｐ型具状領域２上は５
ｉ０２膜４を介して半導体層が積層されるために多結晶
シリコン層となるが、他の部分には単結晶層が成長する
。

次いで、エピタキシャル成長したＮ型単結晶層５部分に
上記第２図および第３図で説明したと同様の処理を繰り
換えず。即ち、突状の多結晶シリコン膜層を研磨除去し
た後、Ｎ型半導体Ｎ５を５ｊ３Ｎ４膜（図示せず）をマ
スクにして選択的にエツチング（■カット）シてＮ型島
状領域５を形成する。次いで、Ｎ型島状領域５に燐又は
砒素をイオン注入し熱処理して高濃度のＮ＋型埋没層６
を形成して第５図に示すような工程断面にする。第５図
では、５ｉ０２膜４は除去されているが、５ｉ０２膜４
は上記Ｎ型島状領域５を■カットで形成する際の保護マ
スクとしたもので、最後に弗酸液で除去される。次いで
、第６図に示すように高圧酸化して両方の島状領域２．
５の表面に２μｍ程度の５ｉ０２膜７を形成しくこの５
ｉ０２膜７が半導体素子間を分離する誘電体膜■である
）、素子領域が完成される。上記説明は工程順序を明解
にするため、パターン形成法の詳細は説明していないが
、すべて公知のフォトプロセスによってパターン形成法
される。

さて、このような従来の形成方法はＰ型具状領域２とＮ
型島状領域５を別々に形成して、工程の繰り返えしが必
要になる。しかも、島状領域は突出しており、数１０μ
ｍあるいはそれ以上の段差があるためにパターンニング
が難しい工程があり、そのためレジスト膜の塗布とパタ
ーンニングを複数回に亘って繰り換えして、これに対処
している。

しかし、レジスト膜の膜厚が不均一になりやすく、エツ
チングを所望の通りに行なうことが困難である。

また、エピタキシャル成長時、Ｐ型態状領域２上には多
結晶半導体層が成長して、その突伏部分（遷移領域）は
研磨、エツチング等で予め除去する等、種々の工程が用
いられて、その面からも複雑である。

＋ｄｌ　発明の目的 本発明はこのような複雑なプロセスを解消させて、容易
に素子領域が形成でき、特に平坦面にパターンニングで
きる誘電体分離による相補型ＩＣの製造方法を提案する
ものである。

（ｅｌ　発明の構成 その目的は、誘電体分離による相補型集積回路の素子領
域形成方法において、−導電型半導体基板に反対導電型
ウェル領域を設けて、該−導電型基板および反対導電型
素子形成領域内のそれぞれの所定位置にそれぞれ一導電
型基板および反対導電型領域と同型で且つ該−導電型基
板および反対導電型領域より高濃度の不純物層を形成す
る工程、次いでそれぞれの該所定位置に第１の遮蔽膜を
パターンニングし、更に該第１の遮蔽膜パターン」二に
第２の遮蔽膜をパターンニングして、且つ一導電型素子
形成領域の所定位置上の第１の遮蔽膜パターンを該不純
物層の広さより大きいパターンに形成する工程、次いで
該第１の遮蔽膜をマスクにして異方性エツチングによっ
て上記所定位置を頂上平坦面とした一導電型島状領域お
よび反対導電型島状領域を形成する工程、次いで該第１
の遮蔽膜をマスクにして反対導電型不純物イオンを注入
する工程、次いで該第１の遮蔽膜の露出部分を除去した
後、前記第２の遮蔽膜をマスクにして異方性エツチング
によって一導電型島状領域の頂上および側面の露出部分
をエツチングする工程、次いで該第２の遮蔽膜をマスク
にして一導電型基板物イオンを注入する工程、次いで上
記第１および第２の遮蔽膜を除去し、雨具状領域表面に
誘電体膜を形成する工程が含まれる半導体装置の製造方
法によって達成される。

（ｆｌ　発明の実施例 以下１図面を参照して実施例によって詳細に説明する。

第７図ないし第１６図は本発明にがかる一実施例の工程
順断面図である。まず、第７図に示すようにＮ型シリコ
ン基板１１にＰ型ウェル領域１２を形成し、Ｎ型シリコ
ン基板１１上に設けるＮ型素子形成領域の底辺となる位
置にＮ＋型層１３を形成し、更にＰ型ウェル領域１２に
設けるＰ型素子形成領域の底辺となる位置にＰ＋型層１
４を形成する。これらは何れもフォトプロセスを用いて
レジスト膜マスクまたは絶縁膜マスクをパターンニング
して形成される。

次いで、第８図に示すようにＮ＋型層１３およびＰ＋型
層１４上に５ｉ０２膜１５（第１の遮蔽膜）と窒化シリ
コン（Ｓｉ３Ｎ４　）膜１６　（第２の遮蔽膜）とをパ
ターンニングする。この際、Ｎ＋型屓１３上の５ｉ０２
膜１５は、Ｎ＋型層１３およびＮ＋型層１３上のＳｉ３
Ｎ４膜１６よりも大きなパターン、例えば周囲５μｍ幅
広くしたパターンに形成されるが、その他の遮蔽膜パタ
ーンはＮ４型層１３あるいはＰ＋型層１４と同一大きさ
のパターンである。

次いで、第９図に示すようにＳ＋０２膜１５をマスクに
して露出基板を苛性カリ溶液によってエツチング（Ｖカ
ット）シ、Ｎ型島状領域１７およびＰ型具状領域１８を
形成する。面方位＜１００＞のシリコン基板は公知の様
に異方性エツチングされて、５ｉＯ２１！ｊ’１５を頂
上の平坦面とした梯形の島状領域が生まれる。次いで、
第１０図に示すように同じ＜ＳｉＯ２膜１５をマスクに
して硼素をイオン注入し、熱処理して島状領域１７．１
８の側面に高濃度のＰ＋型層１９を形成する。注入条件
は加速電圧７０ＫｅＶ　、ドーズ量１０　／ｄ程度であ
る。

次いで、第１１図に示すように露出した５ｊ０２０ 膜１５　（Ｎ＋型層１３上のＳｉ３Ｎ４膜１６よりも大
きなパターン部分）を弗酸でエツチング除去した後、再
び基板をＳｉヨＮ４膜１６をマスクにして苛性カリ溶液
でエツチング（Ｖカット）する。そうすれば、Ｎ型島状
領域１７の頂上平坦面の露出部および周囲側面の露出部
がエツチングされて、その部分のＰ＋型層が除去され、
Ｐ型島状領域と同様の大きさに形成される。

次いで、第１２図に示すようにＳ　ｊＪＮ　４膜をマス
クにして砒素をイオン注入し、熱処理する。注入条件は
加速電圧７０ＫｅＶ、ドーズ量８Ｘ１０”／−である。

そうすると、島状領域１７．１８の側面に高濃度のＮ＋
型層２０が形成される。一方、前工程においてＰ型具状
領域１８の側面には高濃度のＰ＋型層が形成されている
が、その上に再度Ｎ＋型層が形成されることになる。し
かし、砒素の拡散係数が硼素の拡散係数よりもはるかに
小さいから、内部は深いＰ＋型１ｆ１９が形成された状
態のままである。例えば、Ｐ＋型層１９の深さを５μｍ
とすると、Ｎ＋型屓２０の深さは精々２μｍ程度となる
。従って、Ｐ型具状領域１８のＰ４型屓１９は埋没層と
して十分役立てることができる。

次いで、第１３図に示すように５ｉ３Ｎ４膜１６゜５ｉ
０２膜１５を除去し、高圧酸化気流中で高温度（１００
０℃）に熱処理して膜厚２．５〜３μｍの５ｉ０２膜２
１　（誘電体膜）を生成する。

次いで、第１４図に示すように多結晶シリコン層２２を
気相成長法によって数１００μｍの厚さに積層する。次
いで、半導体基板１１を研磨、またはエツチングによっ
てその大半を除去し、第１５図（同図は第１４図までの
工程断面図とは１８０度逆にして図示している）に示す
ように、Ｎ型島状領域１７とＰ型具状領域１８が５ｉ０
２膜２１を介して多結晶シリコンＮ２２に埋められたＩ
Ｃ基板が完成され、この両頭域１７．１８が素子領域で
ある。従って、第１６図に示すように素子領域にベース
２３．エミッタ２４を形成し、相補型トランジスタから
なるＩＣが作成される。

このようにして形成すると、５ｉ０２膜１５および５ｔ
３Ｎ４膜１６のパターンを始め、すべてのパタ１ 一ンは平面に形成され、フォトプロセスを平坦面に適用
することができる。そのため、パターン精度が向上する
。且つＮ型島状領域１７とＰ型具状領域１８とが自己整
合（セルファライン）で形成される。従って、一層高微
細化、高密度化することが可能になる。

（ｇ）　発明の効果 以上の説明から明らかなように、本発明によれば誘電体
分離法による相補型ＩＣを高精度に形成することができ
、且つ高集積化することができて、すぐれた性能のＩＣ
が得られるものである。

【図面の簡単な説明】

第１図は誘電体分離法によるＩＣの断面構造図、である
。 図中、１はＰ型シリコン基板、２．１８はＰ型島状領域
、３，１４．１９はＰ＋型層、４．１６は５ｉ０２膜、
５はＮ型半導体層（Ｎ型島状領域）。 ６．１３．２０はＮ＋型層、７．２１は５ｉ０２膜３ ２ （誘電体膜）、１１はＮ型シリコン基板、１２はＰ型ウ
ェル領域２１５は５ｉＣｈ）ｌｉｉ（第１の遮蔽膜）。 １６はＳｔヨＮ４膜（第２の遮蔽膜）、１７はＮ型島状
領域、２２は多結晶シリコン層を示している。 ４ 第１図 第２図 第３図 第４図 第５図 第１０図 第１４図 第１５図 第１６図 第１３図

Claims (1)

【特許請求の範囲】
1. 誘電体分離による相補型集積回路の素子＠酸形成方法に
   おいて、−導電型半導体基板に反対導電型ウェル領域を
   設けて、該−導電型基板および反対導電型素子形成領域
   内のそれぞれの所定位置にそれぞれ一導電型基板および
   反対導電型領域と同型で且つ該−導電型基板および反対
   導電型領域より高濃度の不純物層を形成する工程、次い
   でそれぞれの該所定位置に第１の遮蔽膜をパターンニン
   グし、更に該第１の遮蔽膜パターン上に第２の遮蔽膜を
   パターンニングして、且つ一導電型素子形成領域の所定
   位置上の第１の遮蔽膜パターンを該不純物層の広さより
   大きいパターンに形成する工程、次いで該第１の遮蔽膜
   をマスクにして異方性エツチングによって上記所定位置
   を頂上平坦面とした一導電型島状領域および反対導電型
   島状領域を形成する工程、次いで該第１の遮蔽膜をマス
   クにして反対導電型不純物イオンを注入する工程、次い
   で該第１の遮蔽膜の露出部分を除去した後、前記第２の
   遮蔽膜をマスクにして異方性エツチングによって一導電
   型島状領域の頂上および側面の露出部分をエツチングす
   る工程、次いで該第２の遮蔽膜をマスクにして一導電型
   基板物イオンを注入する工程、次いで上記第１および第
   ２の遮蔽膜を除去し、両島状領域表面に誘電体膜を形成
   する工程が含まれてなることを特徴とする半導体装置の
   製造方法。