JPS61204976A - 薄膜トランジスタ装置とその製造方法 - Google Patents
薄膜トランジスタ装置とその製造方法Info
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- JPS61204976A JPS61204976A JP60045865A JP4586585A JPS61204976A JP S61204976 A JPS61204976 A JP S61204976A JP 60045865 A JP60045865 A JP 60045865A JP 4586585 A JP4586585 A JP 4586585A JP S61204976 A JPS61204976 A JP S61204976A
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- thin film
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- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、非晶質シリコン（ａ−ｓｉ）や多結晶シリコ
ン（ｐ−ｓｉ、）等の半導体４喚を用いた薄膜］・ラン
ジスタ（ＴＰＴ ）の特にソース及びドレインＣに極の
構造とその製造方法に関する。
ン（ｐ−ｓｉ、）等の半導体４喚を用いた薄膜］・ラン
ジスタ（ＴＰＴ ）の特にソース及びドレインＣに極の
構造とその製造方法に関する。
絶縁基少、上に形成された第１導五嗅と低抵抗゛４へ導
体薄１模の多層膜から成るソース及びドレインα極と、
両′；区堪に接する半２５体博膜と、半導体博膜おに設
けられたゲート絶縁膜とゲーｈ＊愼とから成る’ｌｌｌ
’Ｔにおいて、＠記多鳩喚の少なく共側面を絶縁膜で破
ってソース及びドレイン電夙と半導体４頃の接触を圓抵
抗半導体博暎のみを介して行なつＴＦＴ構造を提供して
いる。それにより、逆方向ＩＪ−り電流の少ない付性が
得られ、かつ前記多層膜による段差が緩和されるためゲ
ートｆｌｌｔＩＥが同上する。製造においては、前記多
層膜またはその段差を利用して幾面嬉元や全面エッチ前
でセル２アライン的に前記絶縁膜を選択的に除去し、多
１−幌の側面をカバーする前記絶縁膜を残している。
体薄１模の多層膜から成るソース及びドレインα極と、
両′；区堪に接する半２５体博膜と、半導体博膜おに設
けられたゲート絶縁膜とゲーｈ＊愼とから成る’ｌｌｌ
’Ｔにおいて、＠記多鳩喚の少なく共側面を絶縁膜で破
ってソース及びドレイン電夙と半導体４頃の接触を圓抵
抗半導体博暎のみを介して行なつＴＦＴ構造を提供して
いる。それにより、逆方向ＩＪ−り電流の少ない付性が
得られ、かつ前記多層膜による段差が緩和されるためゲ
ートｆｌｌｔＩＥが同上する。製造においては、前記多
層膜またはその段差を利用して幾面嬉元や全面エッチ前
でセル２アライン的に前記絶縁膜を選択的に除去し、多
１−幌の側面をカバーする前記絶縁膜を残している。
〔従来の技術」
ＴｍＴは、現在液晶表示装置等に応用されており、その
用途はさらに拡大しつつある。ａ−ｓｉを用いたＴＰＴ
について主に述べれば、低堝で堆積できる特徴をもつの
で多くの構造が可能である。
用途はさらに拡大しつつある。ａ−ｓｉを用いたＴＰＴ
について主に述べれば、低堝で堆積できる特徴をもつの
で多くの構造が可能である。
第２図にはその１〜ｆ而例を示した。ＴＦ’ｒは、絶縁
基板１上のソース・ドレイン’Ｉｆ：／７２，５と、そ
の上に設けられた半導体薄膜であるａ−ｓｌ、 ： Ｈ
映４、ゲート絶縁膜５、ゲートｍ＝６とから成る。
基板１上のソース・ドレイン’Ｉｆ：／７２，５と、そ
の上に設けられた半導体薄膜であるａ−ｓｌ、 ： Ｈ
映４、ゲート絶縁膜５、ゲートｍ＝６とから成る。
ソース・ドレインＩｔ嘔２，５は通常第１導戒ｉ１２、
＋５と低抵抗半導体博膜であるｎ”ａ−０１：Ｈ［２２
，２５から成る多層膜で形成され、抵抗化減化と工程の
簡単化を図っている。ＴＰＴを液晶表示装置に適用する
場合には、第１導″颯幌１２゜１５にＩＴＯ等の透明４
成ｍを用いることが多い。
＋５と低抵抗半導体博膜であるｎ”ａ−０１：Ｈ［２２
，２５から成る多層膜で形成され、抵抗化減化と工程の
簡単化を図っている。ＴＰＴを液晶表示装置に適用する
場合には、第１導″颯幌１２゜１５にＩＴＯ等の透明４
成ｍを用いることが多い。
または、第２図の様にソース・ドレイン配線６２゜５５
を設けることがあり、ｎ”ａ−ｓｉ １１Ｉ！２２ 、
２５を介したり、第１導電幌＋２．１５と直接接触させ
る。製造工程の簡単化の現め、第１４電膜１２゜１５と
ｎ”ａ−ｓｉ膜２２，２５から成る多層膜は同一形状に
選択エッチされるため、ａ−８１［４はｎ”ａ−ｓｉ模
２２，２５と接触すると共に、多層膜の側面で第１導逼
１１４１１２．ｌりとも接触する。後者の接触はゲート
成田を瓜にしたとき流れるソース・ドレイン電極間電流
にいわゆる逆方向リーク１４１の増加の原因になってい
て、オフ特性上好ましくない。一方、前記多層膜の選択
エッチは、ｎ”ａ−ｅｉ噂２２，２５のエッチ後編１４
亀幌１２゜１５の選択エッチを行なうため、多層膜の側
面は諌、峻、もしくは逆テーパー状になりやすい。この
様な側面をもつソース・ドレイン電憾２，５上にａ−ｓ
ｉ嗅４、ゲートｅ縁１戻５、ゲート戒極６を形成すると
、これらの躾の段差被慢性が充分でないため段着部でゲ
ート曙１１メロとａ−ｓｉｇ４の短絡、または耐圧不良
を生じてし”まう。その結果、゛ｒドＴ装置の製逍歩笛
りが向上しないという問題点があった。
を設けることがあり、ｎ”ａ−ｓｉ １１Ｉ！２２ 、
２５を介したり、第１導電幌＋２．１５と直接接触させ
る。製造工程の簡単化の現め、第１４電膜１２゜１５と
ｎ”ａ−ｓｉ膜２２，２５から成る多層膜は同一形状に
選択エッチされるため、ａ−８１［４はｎ”ａ−ｓｉ模
２２，２５と接触すると共に、多層膜の側面で第１導逼
１１４１１２．ｌりとも接触する。後者の接触はゲート
成田を瓜にしたとき流れるソース・ドレイン電極間電流
にいわゆる逆方向リーク１４１の増加の原因になってい
て、オフ特性上好ましくない。一方、前記多層膜の選択
エッチは、ｎ”ａ−ｅｉ噂２２，２５のエッチ後編１４
亀幌１２゜１５の選択エッチを行なうため、多層膜の側
面は諌、峻、もしくは逆テーパー状になりやすい。この
様な側面をもつソース・ドレイン電憾２，５上にａ−ｓ
ｉ嗅４、ゲートｅ縁１戻５、ゲート戒極６を形成すると
、これらの躾の段差被慢性が充分でないため段着部でゲ
ート曙１１メロとａ−ｓｉｇ４の短絡、または耐圧不良
を生じてし”まう。その結果、゛ｒドＴ装置の製逍歩笛
りが向上しないという問題点があった。
〔発明が解決しようとする問題点〕
本発明は成上の問題点にべみてなされ、第１の目的は逆
方向リーク″ｆｌＬω乙の少ないＴＦ″Ｔを提供するこ
とである。第２の目的はゲート耐圧を改善すること。第
５のト」的は前記目的のための容易な製造方法を提供す
るものである。
方向リーク″ｆｌＬω乙の少ないＴＦ″Ｔを提供するこ
とである。第２の目的はゲート耐圧を改善すること。第
５のト」的は前記目的のための容易な製造方法を提供す
るものである。
本発明によるＴＰＴは、絶縁基板上に設けられた第１導
眠嗅及び低抵抗半導体薄嗅から成る多層膜で形成された
ソース・ドレイン電極を有し、この多Ｊ−瞑の側面とそ
の間の基板表面を絶縁膜で被覆した構造を有している。
眠嗅及び低抵抗半導体薄嗅から成る多層膜で形成された
ソース・ドレイン電極を有し、この多Ｊ−瞑の側面とそ
の間の基板表面を絶縁膜で被覆した構造を有している。
その上に半導体薄寝、ゲート絶縁膜、ゲート電１執が設
けられるので、半導体薄映は多層膜のうち低抵抗半導体
薄模とのみ接する。
けられるので、半導体薄映は多層膜のうち低抵抗半導体
薄模とのみ接する。
上記の構造のため、氏抵抗半導体／ｌφ（例えばｎ“ａ
−ｓｉＩ！ｉ）が例えば正孔阻止機能を有するため逆方
向リーク電流が少なくできる。また、ＩＰ３縁嘆の存在
がソース・ドレイン電極である多層膜の段差を緩和する
ので、上に堆積する−のステップカバー性を改善できる
。
−ｓｉＩ！ｉ）が例えば正孔阻止機能を有するため逆方
向リーク電流が少なくできる。また、ＩＰ３縁嘆の存在
がソース・ドレイン電極である多層膜の段差を緩和する
ので、上に堆積する−のステップカバー性を改善できる
。
（ａ） 実兎例Ｉ ＴＰＴ断面 （ＳｉＮ２図）本
発明によるＴＩＦＴ構造ｖｆｒ面例を第１図に示した。
発明によるＴＩＦＴ構造ｖｆｒ面例を第１図に示した。
ＴＩＦＴは、絶縁基板１上の第１導電喚１２゜１５とｎ
＋ａ−θ１嗅２２，２５とから成る多層膜であるソース
ｔａ２とドレイン電極５と、多層膜の側面端部とソース
・ドレイン電極２，５間の基板１０表面とを被う絶縁膜
７と、ｎ”ａ−ｓｉ喚２２゜２５に両端を接するａ−８
１映４と、ａ−８１暎４上のゲート、ｅｅｇｓ及びゲー
）＄４６とから成っている。必要に応じ設けられるソー
ス・ドレイン配線５２．５５は、この例ではそれぞれの
電極２゜３の第１導電膜１２．１５に接している。絶縁
基板１としては、ガラス、石英、セラミックス等の絶縁
材料の池（ｃ８１や金属等に絶ＩＩＲ＊コートしたもの
が用いられる。第１導ｔＩＬｔｌｌｔ２．＋ｓには、Ｏ
ｒ、Ｗ、Ｍｏ、Ｔｉ等の金蝙、特に高融点金属やその硅
素化物が用いられる他、工Ｔｏ等の透明導区喚も用いら
れるし、これらの多層膜でもよいｂ絶＊喚７は、８１０
Ｘ、５ｉＮＸ ％の他にポリイミド等の有機絶縁膜も用
いられる。ｎ”ａ−ｓｉ換２２゜２５やａ−ｓｉｌ１４
は、ａ−ｓｉ：Ｈ合金、ａ−ｓｉ：Ｆ合金等が用いられ
るが、ｐ−ｓｉやビームアニールされた８１薄映も適用
できる。ｎ”ａ−θ１ｌｌ１２２゜２５は、ｐｅａ−ｓ
ｉ＠に１１きかえることも可Ｍｇである。
＋ａ−θ１嗅２２，２５とから成る多層膜であるソース
ｔａ２とドレイン電極５と、多層膜の側面端部とソース
・ドレイン電極２，５間の基板１０表面とを被う絶縁膜
７と、ｎ”ａ−ｓｉ喚２２゜２５に両端を接するａ−８
１映４と、ａ−８１暎４上のゲート、ｅｅｇｓ及びゲー
）＄４６とから成っている。必要に応じ設けられるソー
ス・ドレイン配線５２．５５は、この例ではそれぞれの
電極２゜３の第１導電膜１２．１５に接している。絶縁
基板１としては、ガラス、石英、セラミックス等の絶縁
材料の池（ｃ８１や金属等に絶ＩＩＲ＊コートしたもの
が用いられる。第１導ｔＩＬｔｌｌｔ２．＋ｓには、Ｏ
ｒ、Ｗ、Ｍｏ、Ｔｉ等の金蝙、特に高融点金属やその硅
素化物が用いられる他、工Ｔｏ等の透明導区喚も用いら
れるし、これらの多層膜でもよいｂ絶＊喚７は、８１０
Ｘ、５ｉＮＸ ％の他にポリイミド等の有機絶縁膜も用
いられる。ｎ”ａ−ｓｉ換２２゜２５やａ−ｓｉｌ１４
は、ａ−ｓｉ：Ｈ合金、ａ−ｓｉ：Ｆ合金等が用いられ
るが、ｐ−ｓｉやビームアニールされた８１薄映も適用
できる。ｎ”ａ−θ１ｌｌ１２２゜２５は、ｐｅａ−ｓ
ｉ＠に１１きかえることも可Ｍｇである。
以下に本発明を液晶表示装置用ＴＰＴ基板に適用した場
合の製造方法を説明しつつ、本発明をさらに明らかにし
たい。
合の製造方法を説明しつつ、本発明をさらに明らかにし
たい。
（１）） 冥捲例２ 単位画素断面 （＠５図）第５
図（ａ）は、ガラス・石英等の透明１Ｐ３Ｉｉｊ＆基板
ｉ上に第電導電暎１２．１５である透間溝’１１１１１
１！（例えば工Ｔｏ （Ｌ１μ）＋０２．＋０５と不
透間溝’４ｇ（例えば金Ｍ膜α＋μ）Ｉ ｔ２．＋ ＋
５ｔｖｚ層嘆と、ｎ”ａ−ｓｉ嘆２２，２５（例えば５
０（）ス）とを堆積した後これらの多ｒｔｌ ｔｊｌ
′（＋−ソース電極２、ドレイン電極Ｓの形状に選択的
に残した１！！ｌ？面である。第Ｓ図（ｂ）は、絶縁１
１ｇ！７を全面堆積後、ネガレジスト８をコートし裏面
からｔ露光し、現像した状態を示す。絶縁膜７は５ｉＯ
ｘｆｓｉＮｘ等のＣＶＤ喚が用いられるが表面平坦化の
上では塗布絶縁物（例えばスピンオンジ２スやポリイミ
ド系樹脂）をソース・ドレインｖｌＪ僕の段差以上の厚
みに形成＋２、ＰＬ−ｗｔ（”４−１ｋ１１／％：コー
ｅ」に−５１１（１”Ｓ、ｌｊ「ｌ’１ｉ４ｓｅ−（１
＞・亨−ｆ＋Ｉｉ４〜−・光により金属膜１１２，１１
５がマスクとなり、セルファライン的にレジスト８を残
せる。各電極２．５の多１ｍ１ｌＡ側面を絶縁膜７で光
分カバーするには、裏面光４光をオーバーにするか、レ
ジスト８が鍵形する扇度でベークするかして、！１１”
５Ｌ−８１１１ｉ２２，２５の表面までレジスト８を拡
げることが菫ましい。第５図（ｃ）は、レジスト８をマ
スクにして１１弾７ｔ−選択エッチした状態を示す。絶
縁膜７の端部１７は、なだらかに〃ロエすることが有効
で、スパッター、イオンエッチ等が有効である。
図（ａ）は、ガラス・石英等の透明１Ｐ３Ｉｉｊ＆基板
ｉ上に第電導電暎１２．１５である透間溝’１１１１１
１！（例えば工Ｔｏ （Ｌ１μ）＋０２．＋０５と不
透間溝’４ｇ（例えば金Ｍ膜α＋μ）Ｉ ｔ２．＋ ＋
５ｔｖｚ層嘆と、ｎ”ａ−ｓｉ嘆２２，２５（例えば５
０（）ス）とを堆積した後これらの多ｒｔｌ ｔｊｌ
′（＋−ソース電極２、ドレイン電極Ｓの形状に選択的
に残した１！！ｌ？面である。第Ｓ図（ｂ）は、絶縁１
１ｇ！７を全面堆積後、ネガレジスト８をコートし裏面
からｔ露光し、現像した状態を示す。絶縁膜７は５ｉＯ
ｘｆｓｉＮｘ等のＣＶＤ喚が用いられるが表面平坦化の
上では塗布絶縁物（例えばスピンオンジ２スやポリイミ
ド系樹脂）をソース・ドレインｖｌＪ僕の段差以上の厚
みに形成＋２、ＰＬ−ｗｔ（”４−１ｋ１１／％：コー
ｅ」に−５１１（１”Ｓ、ｌｊ「ｌ’１ｉ４ｓｅ−（１
＞・亨−ｆ＋Ｉｉ４〜−・光により金属膜１１２，１１
５がマスクとなり、セルファライン的にレジスト８を残
せる。各電極２．５の多１ｍ１ｌＡ側面を絶縁膜７で光
分カバーするには、裏面光４光をオーバーにするか、レ
ジスト８が鍵形する扇度でベークするかして、！１１”
５Ｌ−８１１１ｉ２２，２５の表面までレジスト８を拡
げることが菫ましい。第５図（ｃ）は、レジスト８をマ
スクにして１１弾７ｔ−選択エッチした状態を示す。絶
縁膜７の端部１７は、なだらかに〃ロエすることが有効
で、スパッター、イオンエッチ等が有効である。
第５図（ｄ）は、ａ−ｓｉｎ４、ゲート絶縁膜５、ゲー
ト−極用金属Ｉ嬰（例えばｌ）＋６を順次堆積した状態
を示す。ａ−ｓｉｎ（例、ｔｌｄ’５００Ｘ）４、ゲー
ト絶縁膜（ｆｊえばＳｉＮｘ喚α２μ）５はプラズマｃ
ｖｂ号で堆積できるが、ａ−ｓｉ映４堆積前にｎ”ａ−
ｓｉ １１２２ 、２５９面をＨｌやＡ？ ｉ％でｍ浄
化することが室ましい。第ｓｌＡ＜θ）は完成したＴＰ
Ｔ構造の１例であるが、ゲート成立６を選択エッチで形
成後、次のマスク工程によってゲート絶縁膜５、ａ−ｓ
ｉｎ４を選択エッチし、さらに露出したｎ”ａ−１、幹
２５、金％暎１１５を除去し７だものである。この最終
工程により、ドレイン電極５の一部であるＩＴｏｑｌ＋
０５が透明画素となる。金属ｔ１ｇｌ１２．ＩＩＳはｎ
”ａ−ｓｉ 輯２２ 、 ２５が充分厚ければ必ずしも
必要ないが、第５図（ｆ）における裏面露光のマスク効
果の向上や、配線抵抗の減少に有効である。 ； ｆｅ） 実施例５ ソース・ドレイン電愼の形成（第
４図） 第４図には本発明によるソー・ス・ドレ・イン電極の他
の形成方法を示した。第４図（−）は、絶縁基板ｌ（透
明である必要はない）上に、第１導’１ｍ５１２．１５
とｎ”ａ−ａｉｍ ２２ 、２５の多ｊ−一から成るソ
ース・ドレイン電極２．５を形成した状態を示す。第４
図（ｆ）は、四部により厚く堆積できる絶ｌｋ＠７をつ
けた状態である。この場合、前述の億布絶縁喚の他にＲ
？バイアススパッター法による絶縁膜も有効である。次
に、全面についた絶縁１１Ｊ１７の除去の途中でエッチ
を止めることにより、第４図（ｃ）の様に絶縁膜７をソ
ース・ドレイン電極２．３の間に埋めた形状に残すこと
かできる。この後、ａ−８１膜４形成、ゲートＭＩ３縁
腰５形成、ゲー ト′１ｔ、６区６形成を行なえばＴＰ
Ｔは完成する。
ト−極用金属Ｉ嬰（例えばｌ）＋６を順次堆積した状態
を示す。ａ−ｓｉｎ（例、ｔｌｄ’５００Ｘ）４、ゲー
ト絶縁膜（ｆｊえばＳｉＮｘ喚α２μ）５はプラズマｃ
ｖｂ号で堆積できるが、ａ−ｓｉ映４堆積前にｎ”ａ−
ｓｉ １１２２ 、２５９面をＨｌやＡ？ ｉ％でｍ浄
化することが室ましい。第ｓｌＡ＜θ）は完成したＴＰ
Ｔ構造の１例であるが、ゲート成立６を選択エッチで形
成後、次のマスク工程によってゲート絶縁膜５、ａ−ｓ
ｉｎ４を選択エッチし、さらに露出したｎ”ａ−１、幹
２５、金％暎１１５を除去し７だものである。この最終
工程により、ドレイン電極５の一部であるＩＴｏｑｌ＋
０５が透明画素となる。金属ｔ１ｇｌ１２．ＩＩＳはｎ
”ａ−ｓｉ 輯２２ 、 ２５が充分厚ければ必ずしも
必要ないが、第５図（ｆ）における裏面露光のマスク効
果の向上や、配線抵抗の減少に有効である。 ； ｆｅ） 実施例５ ソース・ドレイン電愼の形成（第
４図） 第４図には本発明によるソー・ス・ドレ・イン電極の他
の形成方法を示した。第４図（−）は、絶縁基板ｌ（透
明である必要はない）上に、第１導’１ｍ５１２．１５
とｎ”ａ−ａｉｍ ２２ 、２５の多ｊ−一から成るソ
ース・ドレイン電極２．５を形成した状態を示す。第４
図（ｆ）は、四部により厚く堆積できる絶ｌｋ＠７をつ
けた状態である。この場合、前述の億布絶縁喚の他にＲ
？バイアススパッター法による絶縁膜も有効である。次
に、全面についた絶縁１１Ｊ１７の除去の途中でエッチ
を止めることにより、第４図（ｃ）の様に絶縁膜７をソ
ース・ドレイン電極２．３の間に埋めた形状に残すこと
かできる。この後、ａ−８１膜４形成、ゲートＭＩ３縁
腰５形成、ゲー ト′１ｔ、６区６形成を行なえばＴＰ
Ｔは完成する。
この例の応用としては、第４図（ｆ）の状態にさらにレ
ジスト等をコートして表面を平坦化して、レジスト及び
絶縁膜７に対しほぼ同じエッチ速度でドライエッチ等で
全面エッチすることも行なえる。
ジスト等をコートして表面を平坦化して、レジスト及び
絶縁膜７に対しほぼ同じエッチ速度でドライエッチ等で
全面エッチすることも行なえる。
（ｄ、） 実施例４ ソース・ドレイン丸物の形成（
第５図） 第５図には、絶縁膜７に感光性絶縁膜を用いた例を示し
た。第５図Ｃａ）には、透明絶縁基板１に、■’ｒｏｌ
ｏｚ、＋０５、金属暎１１２．＋１５、＋１”ａ−ｓ
ｉ ｆｉｌ！ ２２ 、 ２５から成るソース・ドレイ
ン電極２．５を形成後、感光性絶縁膜（例えばネガ型ポ
リイミド系樹脂）７を全面コートした状態を示す。この
状態で基板長面から光蕗光し、現像することによって第
５図（ｆ）の様にソース・ドレイン電極２．５の１１面
を被った絶縁膜７を形成することができる。この４会も
、オーバー４光が望ましい。また、絶縁ｓ７の鵡部１７
をさらになだらかにするため、酸素プラズマ等によるエ
ッチ、イオンエッチ、スパッタエッチ等が有効である。
第５図） 第５図には、絶縁膜７に感光性絶縁膜を用いた例を示し
た。第５図Ｃａ）には、透明絶縁基板１に、■’ｒｏｌ
ｏｚ、＋０５、金属暎１１２．＋１５、＋１”ａ−ｓ
ｉ ｆｉｌ！ ２２ 、 ２５から成るソース・ドレイ
ン電極２．５を形成後、感光性絶縁膜（例えばネガ型ポ
リイミド系樹脂）７を全面コートした状態を示す。この
状態で基板長面から光蕗光し、現像することによって第
５図（ｆ）の様にソース・ドレイン電極２．５の１１面
を被った絶縁膜７を形成することができる。この４会も
、オーバー４光が望ましい。また、絶縁ｓ７の鵡部１７
をさらになだらかにするため、酸素プラズマ等によるエ
ッチ、イオンエッチ、スパッタエッチ等が有効である。
以上の如く、本発明は簡単な工程で逆方向ＩＪ−りｔ流
の減少、平坦化によるゲート耐圧同上が図れる。本発明
は主にソース・ドレイン電極構造とその製法にあるので
、ソース・ドレイン電極形成後ａ−ｓｉ、ゲート絶縁膜
、ゲートｗＬ極を形成する構造・製法のＴＰＴにすべて
適用できる。本発明においては、絶縁膜７の選択形成が
セルファライン的にできるので、大面積ＴＰＴ装置、微
細ＴＰＴ装置等に適用でき、特性向上と歩留り向上が行
なえる。
の減少、平坦化によるゲート耐圧同上が図れる。本発明
は主にソース・ドレイン電極構造とその製法にあるので
、ソース・ドレイン電極形成後ａ−ｓｉ、ゲート絶縁膜
、ゲートｗＬ極を形成する構造・製法のＴＰＴにすべて
適用できる。本発明においては、絶縁膜７の選択形成が
セルファライン的にできるので、大面積ＴＰＴ装置、微
細ＴＰＴ装置等に適用でき、特性向上と歩留り向上が行
なえる。
主にａ−ｓｉを半導体薄寝に用いる例を述べてきたが、
ｐ−８１、ビームアニールされた半導体薄鳴、さらにｓ
ｉに限らず他の半導体薄喚に適用できる。
ｐ−８１、ビームアニールされた半導体薄鳴、さらにｓ
ｉに限らず他の半導体薄喚に適用できる。
本発明によるＴＰＴはさらに、ソース・ドレイン′を極
が平坦化しやすいので、半導体薄映が赦＋ｏＸ〜数＋ｏ
ａＸと極めて薄い場合に有効で、丁蝉／７−１！−７し
Ｌ−北１／ｌ” 点１八ｍｕ ：ｅ 央１ａＪ ｈ
＜−ｉｍ ７− ｒ ｌ−ａ：できる。
が平坦化しやすいので、半導体薄映が赦＋ｏＸ〜数＋ｏ
ａＸと極めて薄い場合に有効で、丁蝉／７−１！−７し
Ｌ−北１／ｌ” 点１八ｍｕ ：ｅ 央１ａＪ ｈ
＜−ｉｍ ７− ｒ ｌ−ａ：できる。
第１図は本発明によるＴＰＴの断面図、第２図は従来の
ＴＵＦＴの断面図、第３図（８）〜（θ）は本発明の実
―例を単位画素形成について説明するための工程順断面
図、第４図（ａ） −（ｃ）及び第５図（ａ）及びｊｂ
）はそれぞれソース・ドレイン電極構造の形成方法の実
施例の工程順の断面図である。 し・・基板 ２・・・ソースｒｔ億 Ｓ・・・ドレイン
電極４・・・ａ−ｓｉ、噂 ５・・・ゲート絶縁膜 ６
・・・ゲートル極 ７・・・絶縁ｍ＋２．ｓΔ・・・第
１導′屯喚２２、 ２５−−−ｏ”ｔｓ−ｓｔ幌１０２
． ＋０５−１Ｔ。 １１２．１１５・・・金属寝 以 上 出願人 セイコー区子工業株式会社 本発明（′−よるＴＦＴのめｈ狛図 ￥ｙ１図 従来のＴＦＴＩＱＭｆ１図 第２図
ＴＵＦＴの断面図、第３図（８）〜（θ）は本発明の実
―例を単位画素形成について説明するための工程順断面
図、第４図（ａ） −（ｃ）及び第５図（ａ）及びｊｂ
）はそれぞれソース・ドレイン電極構造の形成方法の実
施例の工程順の断面図である。 し・・基板 ２・・・ソースｒｔ億 Ｓ・・・ドレイン
電極４・・・ａ−ｓｉ、噂 ５・・・ゲート絶縁膜 ６
・・・ゲートル極 ７・・・絶縁ｍ＋２．ｓΔ・・・第
１導′屯喚２２、 ２５−−−ｏ”ｔｓ−ｓｔ幌１０２
． ＋０５−１Ｔ。 １１２．１１５・・・金属寝 以 上 出願人 セイコー区子工業株式会社 本発明（′−よるＴＦＴのめｈ狛図 ￥ｙ１図 従来のＴＦＴＩＱＭｆ１図 第２図
Claims (7)
- （１）絶縁基板と、該基板上で互いに離間して形成され
たソース電極及びドレイン電極と、前記ソース及びドレ
イン電極に両端を接する半導体薄膜と、該薄膜上に設け
られたゲート絶縁膜と、該絶縁膜上に設けられたゲート
電極とから少なく共成る薄膜トランジスタにおいて 前記ソース及びドレイン電極が前記基板側から第１導電
膜、低抵抗半導体薄膜から成る多層膜であり 前記ソース及びドレイン電極の間の前記基板表面と前記
ソース及びドレイン電極である多層膜の少なく共側面を
被覆する絶縁を設け、 前記半導体薄膜と前記ソース及びドレイン電極との接触
は前記低抵抗半導体薄膜を介してなされることを特徴と
する薄膜トランジスタ装置。 - （２）前記第１導電膜の少なく共一部が透明導電膜であ
ることを特徴とする特許請求の範囲第１項記載の薄膜ト
ランジスタ装置。 - （３）前記絶縁膜が塗布絶縁膜であり、前記ソース及び
ドレイン電極である多層膜の段差を緩和していることを
特徴とする特許請求の範囲第１項または第２項記載の薄
膜トランジスタ装置。 - （４）（ａ）絶縁基板上に第１導電膜、低抵抗半導体薄
膜を順次堆積し多層膜とする第１工程 （ｂ）前記多層膜をソース及びドレイン電極形状に島状
領域に選択形成する第２工程 （ｃ）全面に絶縁膜を堆積する第３工程 （ｄ）前記多層膜または多層膜の段差を利用して、前記
多層膜上の前記絶縁膜を除去し、前記基板上及び前記多
層膜の側面を被う如く前記絶縁膜を残す第４工程 （ｅ）半導体薄膜、ゲート絶縁膜、ゲート電極を順次形
成する第５工程 より少なく共成る薄膜トランジスタ装置の製造方法。 - （５）前記基板が透明であり、前記第４工程が前記多層
膜をマスクとして用いた基板裏面よりの光露光を利用す
ることを特徴とする特許請求の範囲第４項記載の薄膜ト
ランジスタ装置の製造方法。 - （６）前記第３工程において、前記絶縁膜が塗布により
堆積されることを特徴とする特許請求の範囲第４項また
は第５項記載の薄膜トランジスタ装置の製造方法。 - （７）前記第４工程が、前記多層膜の段差によつて生じ
る前記基板上と前記多層膜上の前記絶縁膜の厚さの差を
利用し、前記絶縁膜の全面エッチによることを特徴とす
る特許請求の範囲第６項記載の薄膜トランジスタ装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045865A JPH0824185B2 (ja) | 1985-03-08 | 1985-03-08 | 薄膜トランジスタ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045865A JPH0824185B2 (ja) | 1985-03-08 | 1985-03-08 | 薄膜トランジスタ装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61204976A true JPS61204976A (ja) | 1986-09-11 |
| JPH0824185B2 JPH0824185B2 (ja) | 1996-03-06 |
Family
ID=12731103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60045865A Expired - Lifetime JPH0824185B2 (ja) | 1985-03-08 | 1985-03-08 | 薄膜トランジスタ装置とその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JPH0824185B2 (ja) |
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