JPS61206313A - タイミング発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は電子／電気回路におけるタイミング発生回路に
関する。

［従来技術］ 従来より論理回路設計に携わる者にとっては回路のタイ
ミング設計は大きな問題であった。即ち、個々の回路毎
に要求される回路動作は異なり、しかしてそのタイミン
グ設計もこれに合致する様に逐一考案する必要があった
。

タイミング発生の補助手段として従来より、時々利用さ
れるのが２進カウンタ回路である。これは第１図に示す
様に異なった信号波形を豊富に発生してくれるため、こ
れらの信号のうちで都合の良いものを利用する事ができ
る。しかしながらカウンタ回路で発生される信号は、２
倍、４倍、８倍・・・といった倍周期信号のみであり、
これではご〈一部のケースにしか適用できず、一般には
フリップフロップ及びゲート等を用いていくつかの＠号
を１口■、変形して所用のタイミング信号を作り上げる
事が多い。

即ち、タイミング設計に際しての常道、定石なるものは
存在せず、−重に設計者の資寅にゆだねられるところが
多かった。

史にはまた、こうして苦心して作り上げた回路に、不測
の回路変更が生じ、そのタイミングに手を加えざるを得
ない状況となった時、回路の一部のタイミング改造が、
別部分に影響を及ぼし、設計者はこの矛盾に苦しめられ
る事が多い。

し目的」 本発明はＥ述した従来技術の欠点に鑑みなされたもので
、その目的は汎用性に冨み、かつタイミング設計が容易
で、かつ汎用性、拡張性に冨むタイミング発生回路を提
供する所にある。

し実施例」 以下、本発明の実施例について図面を用いて詳細に説明
する。

く基本動作〉 まず、第２図（ａ）は実施例に適用されたタイミング発
生のための基本型となるリングカウンタ回路である。リ
ングカウンタとは一般に、シフトレジスタ回路のシフト
出力信号を同じシフトレジスタ回路のシフト入力へ戻し
、″環状゛′のフリップフロップ（以下Ｆ／Ｆと称する
）列を形成している事にその名を白米している。

この基本型のりングカウンタにおいては、しかしながら
シフトアウト信号がインバータ３７により論理反転（イ
ンバート）されてシフトイン端子へ庚される態様のもの
である。従って、最終段のＦ／Ｆのセット状態がシフト
イン端子の論理値を決定する。

第２図（ｂ）に第２図（ａ）のリングカウンタにクロッ
クを入力した時の状態遷移表を示す。図では当初、リン
グカウンタの各段は全て°Ｏ″″にクリアされているも
のとする。図に示す様に、リングカウンタの各ステージ
でクロックが入力するごとに順次”　ｏ　”及び°°１
”′の状態が入れかわっていくと言う特徴がある。

（タイミング発生回路の１例） 第３図（ａ）は本発明の実施例の具体的回路図を示すも
ので、前述したリングカウンタ出力のいずれか２つの段
の出力が排他論理和（ＥＸＣＬｔｌＳＩＶＥＯＲ）回路
ｌに入力され、更にト記排他論理和回路ｌの出力Ｔｘｌ
はＦ／Ｆ２０にサンプルされ、Ｆ／Ｆ　２０の出力タイ
ミング信号Ｔ１はタイミング信号として利用される。

排他論理和回路では、２つの入力が同じ論理値ならば°
’ｏ”、異なる論理値では°゛ｌ′°を出力する。即ち
、第３図（ａ）の場合にはＴｘｌ＝Ｑ７すＱｅ　（Ｑ９
は排他論理和を表す）となる。そこで、この排他論理和
の入力が第２図（ｂ）に示す”　ｏ　”領域及び゛１′
′領域に分かれて含まれる場合に、論理”　ｉ　”が出
力される。そしていずれの入力信号ともが、°°０″′
領域もしくは°°１″領域いずれか一万に含まれる場合
に、論理“０″′が出力されることになる。即ち、第２
図（ｂ）における”　ｏ　”領域と“１″領域の境界の
移動が上記排他論理和出力を決定する。

以上の事に留意して、第３図（ｂ）タイムチャートを参
照しながら説明する。第３図においてはステージ１とス
テージ３の出力であるＱ７．Ｑ９を排他論理和回路の入
力としている。従って、排他論理和出力はＱ７とＱ９の
状態が同じでない時、即ち、前記゛０゛′と°゛１′′
の境界がＱ７に達した時に°°ｌ″となる。そして、Ｑ
７とＱ９の状態が同じとなる時、即ち°°０″と°ｌ゛
′の境界がＱ９にまで及んだ時に°°Ｏ°′に反転する
。従って、排他論理和出力は第１ステージＱ７と第３ス
テージＱ９のステージ差、即ち３−１＝２クロック分の
時間だけ°゛ｌ゛′となる。あとはリングカウンタが一
巡する周期であるところの５クロック周期ごとに同じ波
形を繰り返す、出力タイミング信号Ｔ】はＦ／Ｆ２０を
介する為、排他論理和出力より１クロック分遅れて出力
される事になるが、排他論理和回路の動作遷移時に生じ
るチャツタ成分が取り除かれたーきれいな″波形を出力
する。

〈タイミング設計〉 以上は動作を主体に説明したものであるが、次に実施例
を様々のタイミング発生の用途に合わせて設計する時の
手順について説明する。

第４図（ａ）〜（ｄ）に示す様に。

■まず、必要とされるタイミング波形のタイムチャート
を書き（第４図（ａ））、 ■次に１周期に何クロック必要かを割り出す、そして、
これに同数のステージ（段）をもつ前記リングカウンタ
を配置（第４図（ｂ））Ｌ、■次に、必要とするタイミ
ング信号の数（本例では２つ）だけ排他論理和回路３．
４とＦ／Ｆ　２１．２２を配（第４図（Ｃ））Ｌ、 ■そしてタイミング信号の立上り、立下りの位置に対応
するリングカウンタステージの出力信号を選び、排他論
理和回路３，４に入力する（第４図（ｄ））。

以上の手順によれば、周期性のある如何なる波形のタイ
ミング信号においても、タイムチャートから機械的に回
路図にまで落としていく事ができるので、実施例に具体
化された本発明の汎用性は高い。更に、タイミング信号
を変更したい場合。

単に上記排他論理和入力信号をリングカウンタの別ステ
ージ出力に変更するだけで済み、変更に対して柔軟性に
富む。

更に、同一クロック系統のタイミング信号であれば、第
４図（ｄ）に示す様に、同じリングカウンタを共用でき
、わずかに排他論理和回路とＦ／Ｆ回路を追加していく
だけで安価に複数のタイミング信号を作り田せる。そし
て第５図に示す様に、この小規模で安価な排他論理和回
路とＦ／Ｆ回路を共用しないように、できるだけ回路ブ
ロック毎に設けて構成すれば、１つの回路ブロックにお
けるタイミング変更による影響を他の回路ブロックに及
ぼさずに済む。

さて、実施例のタイミング回路における動作遅延時間を
みてみると、ｌクロックが進む間に動作すべきものはわ
ずかにリングカウンタにおけるフリップフロップ１段分
と排他論理和回路１段（もしくはインバータ回路１段）
のみであり、相当の高速動作が可能である。即ち、リン
グカウンタ回路のループを形成している要素はフリップ
フロップとインバータのみであり、しかも各フリップフ
ロップはクロックによる同期動作となる為に各段は同時
動作となり、グリッチの発生もない、前述した従来例に
おける２進カウンタを利用した場合では、カウンタ回路
内のキャリー発生のために回路段数が多く、動作遅延が
大きいが、本実施例によれば、動作速度の改善にもつな
がる。

更に本実施例においては、きざみ値を小さく、即ちクロ
ックをより速め、かつこれに対応してリングカウンタ段
数を増やす事で、より正確なタイミング信号の形成を行
ない得る。

しかるに本実施例のタイミング発生回路は高速の論理回
路や、高精度のパルス発生器等の計測器回路に対しても
好適である。

く変形例１〉 さて、前記実施例は一周期内に単一の変化を行なうタイ
ミング信号を発生する例であったが、更にそれを掘り下
げて、−周期内に２回、あるいはそれ以上の変化を行な
わしめる事もできる。

これは前述、排他論理和回路の入力数を増し、かつこの
入力として該リングカウンタの複数のステージ出力を用
いる事で行ない得る。第６図にこの一例を示す。

第６図（ａ）においてはリングカウンタの出力Ｑ２０．
　Ｑ２２．　Ｑ２３．　Ｑ２ａのそれぞれの変化時に排
他部、理和回路１５の出力Ｔｘ２が変化し、かくして図
に示す様な１周期内に複数の変化を行なうタイミング信
号Ｔ２が得られる。尚、排他論理和回路１５の論理式は
Ｔ！２＝Ｑ２０■Ｑ２２■Ｑ２３■Ｑ２４である。

〈変形例２〉 さて、第６図（ａ）においては排他論理和入力として、
偶数個（図では４個）の入力信号を用いたが、これを奇
数個とした時、どのようになるかを第７［１４（ａ）、
（ｂ）に示す、尚、　Ｔｘ３＝Ｑ３０■Ｑ３２■Ｑ３３
である。

第７図（ｂ）には変形例１と同様にして求めたタイミン
グ波形Ｔ３が掲げられているが、第１周潮目（即ち奇数
番の周期）と第２周潮目（即ち偶数番の周期）で逆転し
たタイミング回路が得られており、交互に逆転したタイ
ミング信号が必要なケースに好適である。

く変形例３） 次に本発明に於ては、出方タイミング信号の変更が容易
である事から、可変のタイミング信号発生器を得る事の
可能な実施例も考えられる。この場合出力タイミング信
号を決定する要素として、出力タイミング信号の周期を
決定するところのリングカウンタ段数、そしてタイミン
グ信号の幅と変化の時間位置を決定するところの排他論
理和回路への入力信号の選定、の２点である。

そこで、この２つの要素に対し、１つはリングカウンタ
の各段の出力のうちいずれの出力を反転してリングカウ
ンタの入力に戻すかを選択する選折回路を配し、又他方
各段の出力のうちいずれの１つ以北の出力を選択するか
の選択回路を配し、それらの選択回路の選択指示を外部
より行なわしめる喜で、可変のタイミング信号発生回路
を得る事ができる。

第８図にこの例を示す、シフトレジスタにて形成される
リングカウンタ回路と、排他論理和回路及びその出力を
サンプルするところのＦ／Ｆは前述説明に同じであるが
、これに更に図中２５〜２８に示す選択回路が加わる。

選択回路は市販のマルチプレクサを用いる事が出来よう
０選択回路２５は各シフトレジスタのステージ出力の１
つを選択してシフトイン信号へインバータ回路３７を介
してフィードバックする。

いずれのステージ出力をフィードバックするかは自由に
制御できる。即ち、これはリングカウンタの段数を自由
に増減する事に等価であり、前述の如く出力タイミング
の周期を可変とする事になる。

また、他の選択回路２６〜２８は前記排他論理和回路入
力の前段にも配置される。そして排他論理和回路入力と
してリングカウンタのいずれのステージ出力を選ぶかを
自由に制御できる。即ち。

これは出力タイミング信号の時間位置とパルス幅を可変
とする事になる。

＜ＰＬＡの応用〉 更に他の実施例として、色々なタイミング信号を得るの
に必要な接続の変更を前述した様な選択回路ではなく、
ＰＬＡ　（プログラマブルロジックアレイ）にて行なう
喜も考えられる０本実施例に特徴的な事はたとえばゲー
トやフリップフロップ等が多数整然と並んでいる事であ
り、この事は回路のＬＳＩ化に適しているのみならず、
更に変形例３のような場合は極めてＰＬＡ化に適してい
る事である。

ＰＬＡは周知の通り、内部にゲート、フリップフロップ
等の論理回路を配し、一部の回路の内部結線を未結線の
まま市販されたもので、いわゆるフィールドにてこの未
結線の部分（格子点）を例えば各格子点のヒユーズを選
んで飛ばすヒユーズ溶断方式により、又は各格子点にあ
るベース−エミッタ接合を大電流で破壊してタイオード
を作り出す接合破壊方式により外部からプログラム的に
結線し固定化し得るところの新しい半導体デバイスであ
る０本発明に係るＰＬＡ化の一実施例を第９図に示す。

図中、Ｘ印が外部より結線指示を行ない得る箇所である
。

図において、発生されるタイミング信号の周期を決定す
るものであるところのリングカウンタの段数の設定は、
イン八−タ回路３８への入力をリングカウンタのどのス
テージ出力と結線するかによって決まり、図のＸ印に示
すこの結線をプログラム可能とする事で、同一のＰＬＡ
デバイスを使用して、周期の異なるタイミング発生回路
を作り得る。

また、タイミング波形の時間位置とパルス巾については
、排他論理和回路３１〜３３への入力をリングカウンタ
のどのステージ出力と結線するかで決まり、図中Ｘ印の
結線をプログラム可能とする事で、同一のＰＬＡデバイ
スを使用して、タイミングの時間位置とパルス巾の異な
るタイミング発生回路を作り得る。排他論理和回路３１
〜３３への入力として、第９図では２個の例を示したが
、３個以上、あるいは奇数個用いれば前述の如く更に複
雑なタイミングを発生する事もできる。

〈実施例の特徴ン 以上説明した様に前記実施例に特徴的な点は、回路構成
が整然かつ配列的な形態となっており、タイミング回路
の設計上、リングカウンタの段数の増減や、排他論理和
回路の入力選択、あるいは排他論理和回路及び（又は）
　Ｆ／Ｆの増減により適応性、拡張性に冨んでいると言
う事が出来る。

即ち、本実施例によれば、如何なる周期性のあるタイミ
ング波形に対しても、タイムチャートから機械的にタイ
ミング発生回路を作り得ると言う高い汎用性をもつ。

また、リングカウンタの段数の増加や、排他論理和回路
及びサンプリング用Ｆ／Ｆ回路を追加する事で、周期の
長期化、あるいは１つのリングカウンタ回路で多数個の
タイミング信号を生成し得ると言う拡張性を有する。

更にはまた、前記排他論理和回路に多数個のリングカウ
ンタステージ出力を入力する事で、複雑な波形のタイミ
ング信号をも発生し得、適用性が大きい。

更に、排他論理和回路に奇数個入力を行なう事で周期毎
に逆転したるタイミング波形をも作り得る。

また、実施例の回路の動作遅延に関わる回路段数が少な
い事から、高速動作を可能とするという利点を有する。

更に、クロックを高速化し、かつリングカウンタ段数を
追加する事で、より高精度のタイミング波形が得られる
という利点を有する。

また、タイミングの変更をわずかの配線変更によって行
ない得る事から、選択回路を用いて可変のタイミング発
生回路を得うる利点がある。

更に、回路構成が配列的な事と、上記タイミング変更の
容易な事からＰＬＡ化を行なう事で、汎用性のあるフ、
イールドでプログラム化可能なタイミング発生用デバイ
スを得うる利点がある。

［効果］ 以と説明したように本発明によれば１回路構成が整然か
つ配列的な形態となっているので、タイミング設計が容
易で、かつ拡張性、汎用性に富んだタイミング発生回路
が得られる。

【図面の簡単な説明】

第１図は従来の２進カウンタの出力のタイミングチャー
ト、 第２図（ａ）、（ｂ）は本発明に係る実施例に適用され
る基本的なリングカウンタの回路、及び各ステージにお
ける状態遷移を表す図、第３図（ａ）、（ｂ）は実施例
の回路図及びそのタイミングチャート、 第４図（ａ）〜（ｄ）はタイミング発生回路の設計方法
を段階的に示した図。 第５図は実施例のタイミング発生回路が複数のタイミン
グを発生して複数の回路ブロックを駆動する様子を示し
た図、 第６図（ａ）、（ｂ）は変形例１の回路図及びそのタイ
ミングチャート。 第７図（ａ）、（ｂ）は変形例２の回路図及びそのタイ
ミングチャート、 第８図は変形例３の回路図、 第９図は実施例にＰＬＡを応用した場合の回路図である
。 図中、 １．３，４，５，６，７，８，１５，１７゜２９，３１
，３２．３３・・・排他論理回路、Ｑｌ〜Ｑ４４・・・
フリップフロップである。 特許出願人　　　キャノン株式会社 第１図 第２図　（ｂ） 第３図　（ｂ） 第４図　（０） 第４図　（ｂ） ＄５１１！ｉ 第６図　（ｂ） 第７図　（ｂ）

Claims (5)

【特許請求の範囲】
1. （１）複数のフリップフロップ回路の夫々の入力と出力
   を互いに結合してなるシフト回路と、該シフト回路の最
   終段のフリップフロップ回路の出力を論理反転して初段
   のフリップフロップ回路に入力せしめるようにした反転
   入力回路と、前記フリップフロップ回路の１つ以上の出
   力を組合せて出力する論理ゲート回路とからなるタイミ
   ング発生回路。
2. （２）論理ゲート回路の出力を所望のタイミングとする
   事を特徴とする特許請求の範囲第１項に記載のタイミン
   グ発生回路。
3. （３）論理ゲート回路は排他論理和ゲート回路からなる
   事を特徴とする特許請求の範囲第１項に記載のタイミン
   グ発生回路。
4. （４）フリップフロップ回路は同一の同期クロック信号
   により駆動される事を特徴とする特許請求の範囲第１項
   に記載のタイミング発生回路。
5. （５）論理ゲート回路の出力はフリップフロップ回路に
   よりサンプルされ直し波形整形される事を特徴とする特
   許請求の範囲第１項に記載のタイミング発生回路。