JPS61206341A - フレーム同期方法及びフレーム回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は所定のフレームパターンを含む直列（ｓｅｒｉ
ａｌ）データ群のフレーム同期の方法及びこのようなフ
レーム同期を達成するためのフレーム回路に関するもの
である。

直列データ群において、フレームパターンを検出するた
めにフレーム回路が提供され、また、この検出に基づい
てフレーム同期を達成することはよく知られている。理
想的には、フレームパターンは容易に検出することがで
きて、データ群の余り（ｒｅｍａｉｎｄｅｒ）の中には
起こらない。しかしながら、このような理想は実際上、
バンド幅の制限や明瞭なデータの転送要求、すなわち、
制限がフレームの支配の及ばない他の拘束によってまれ
なことである。結果として、フレーム時間もしくはフレ
ーム再現暗闇（ｔｉｍｅ　ｔｏ　ｒｅｆｒａａ＋ｅ）は
直列データの７レーム化された伝送に大変重要である。

よく知られているように、この時開はデータ群の中のフ
レームパターンの検出及び初期化又は伝送中のフレーム
同期の欠落に際してそれに同期させるために必要とする
時間である。

フレームパターンがデータ群の比較的多数のビットにわ
たって延びた場合、潜在的（ｐｏＬｅｎｔｉａｌ）フレ
ームパターンを形成する十分な数のビットが検査される
までに遅れが発生する。この遅れは同期スリップの存在
及びビットの設定がフレームパターンとしての適合性に
ついて検査をされる各々の時間がくり返えされて、フレ
ーム時間を長くしている。

このような遅れ及び長いフレーム時間を避けるために、
ｎビットの長さのフレームパターンに対して、少なくと
らｎ候補ビットが１１連続フレームの各々からストアさ
れる１つのフレームパターン検出器を供給することが知
られでいる。この記憶もしくは候補ビットの収集期間の
終りで、フレーム同期スリップが可容されない開、フレ
ームパターンを構成するｎ連続７レームからの対応する
候補ビットを具備する候補ビットシーケンスの各々はフ
レームパターンとして有効性を評価される。フレームビ
ットパターンに相当しないどのような候補ピットシーケ
ンスもそれ以上の考慮はされることなく、また、フレー
ム同期スリップは１つもしくはそれ以上のビット位置を
通じて任意的にもたらされる。このシーケンスはすべて
の可能なビット位置がフレームパターンとしての適合性
を考慮され、唯一の候梃ビットシーケンスが除去されな
くなるまでくり返される。これはそこでフレームビット
パターンとして見なされ、最終の同期スリップはこれに
同期するようになされる。

上記の型の並列（ｐａｒａｌｌｅｌ）フレーム列案は高
速のフレーム時間を達成することができろが、それらを
実施するにあたって大変複雑になることと結果として費
用のかかる回路が要求される。結果、このような複雑な
案は実際において、避けられるのが望ましい。

本発明の目的は、それ故、フレーム同期の改良された方
法及び改良されたフレーム回路を提供することにある。

本発明に従うと、以下のステップを具備する所定のフレ
ームパターンを含む直列データ群のフレーム同期方法を
提供する。すなわち、データ群のフレームパターンを検
出し、フレームパターンの検出されないことに応答して
エラー信号を発生し、エラー信号に依存して同期スリッ
プを発生しフレームパターンの検出で以前の同期スリッ
プに対して補償をうえる。

本発明に従うと、７レーミング中に同期スリップはフレ
ームパターンと一致しないことを検出した各候補ビット
に応答して発生し、補償が、次の候補ビットの設定が長
い遅れを招くことなく適切に選ばれるように各同期スリ
ップの発生に適応させるためにフレームパターン検出器
によって与えられる。二の方法の実施は以下に詳細に説
明されるように、比較的わずかな回路と複雑さで達成で
きる。

補償を与える好ましいステップは以下のステップを具備
する。すなわち、データ群の多数の連続ビットをストア
するステップ、同期スリップの発生に依存して少なくと
も１つの選択信号を発生するステップ及び選択信号に依
存して、フレームパターンの検出のために、データ群の
ストアされた多数の連続ビットの１つを選択するステッ
プ。

また、好ましい方法は以下のステップを含む。

少なくとも１つの所定期間内にエラー信号がないときに
インフレーム（ｉｎ・ｆｒａ＋ａｅ）信号を発生するス
テップ、インフレーム信号のないときに各エラー信号に
応答して同期スリップを発生するステップ及び同期スリ
ップを発生し、インフレーム信号のあるときに所定の期
間に起こる所定の多数のエラー信号に応答してインフレ
ーム信号を終らせるステップ。

本発明はまた、所定のフレームパターンを含む直列デー
タ群のフレーム同期のために、以下の構成を具備するフ
レーム回路を提供する。すなわち、２０７２４３号を発
生するためのタイミング手段、データ群中のフレームパ
ターンを検出するためにクロック信号に応答する手段、
検出手段がフレームパターンを検出しないことに応答し
て同期エラー信号を発生するための手段及びそれによっ
て同期スリップを発生し、データ群に関連したクロック
信号の位相を変えるためにタイミング手段を制御するエ
ラー信号に応答する手段。ここで、検出手段は以前の同
期スリップを補償するための手段を具備している。

発明の１つの実施例において、タイミング手段は以下の
手段を含んでいる。すなわち、１つの制御信号を発生す
るために第１の所定の要素によってデータ群のビット比
で１つの信号を周波数分割するための第１の周波数分割
手段、クロック信号を発生するために＠２の所定の要素
によって制御信号を周波数分割するための第２の周波数
分割手段及び第１の周波数分割手段による周波数分割を
修正するためにクロック信号に依存して第３の所定の要
素によって周波数分割する手段。ここで、タイミング手
段を制御するだめのエラー信号に応答する手段は、第１
の周波数分割手段に同期スリップを発生させるために＄
３の所定の要素によって周波数分割させる手段を具備し
ている。

以前の同期スリップを補償するための好ましい手段は以
下の構成を具備する。すなわち、データ群の多数の連続
ビットをストアするための手段、同期スリップの発生に
依存して少なくとも１つの選択信号を発生するためにエ
ラー信号に応答する手段及びフレームパターン検出のた
めにデータ群のストアされた多数の連続ビットの１つを
選択するための選択信号に応答する手段。

好ましい検出手段はフレームパターンを検出するために
データ群の一連の少なくとも３ビットに応答し、データ
群の多数の連続ビットをストアするための手段は前記一
連の少なくとも３ビットの各々に関してデータ群の少な
くと６３連続ビットをストアするための手段を具備する
。

エラー信号に応答する好ましい手段は以下の手段を具備
する。すなわち、エラー信号の存在及び不在中にクロッ
ク信号のパルスを計数する手段、エラー信号の不在中に
カウント手段によって計数されるクロック信号のｔＩＳ
ｉの所定のパルス数に応答して１つのインフレーム信号
を発生する手段、インフレーム信号の不在中にエラー信
号に応答して同期スリップ命令信号を発生する手段及ゾ
同期スリップ命令信号を発生し、クロック信号の第３の
所定の期間内に、エラー信号の存在中にクロック信号の
＠２の所定のパルス数を計数するカウント手段に応答し
てインフレーム信号を終結するための手段。

〈実施例〉 本発明は、さらに添付の図面に関連して以下の記載から
理解されるであろう。

ｔＩＳｉ図に関して、ＤＳｌからＤＳ３レベルまでのビ
ット群を多重化するためのマルチ配列の公知の形態が示
されている。知られているように、ＤＳ１ビット群は１
．５４４ＭＢ／ｓのビット速度のビットからなり、例え
ば、２４８ビット音声チャンネル信号及び関連するフレ
ームビットを含むＴ１キャリア信号によって構成されて
いる。４つのこのようなりＳ１ビット群が、マルチプレ
クサ−ＭＰＸ　１−２によって、６．３１２ＭＢ／ｓの
ビット速度で１つのＤ３２ビット群を作るように一緒に
多重化されており、そのうちの２つが第１図に示されて
いる。７つのこようなり８２ビット群は４４．７３６Ｍ
Ｂ／ｓのビット速度でＤ８３ビット群を作るように１つ
のマルチプレクサ−ＭＰＸ　２−３によって一緒に多重
化する。このようにＤ８３ビット群は２８のＤＳＩピッ
）群を含むことができる。

各々のマルチプレクサ−ＭＰＸＩ−２は４つのり入力を
サンプリングすることによりＤＳ２Ｓ２ピフを作り、も
しくはすべての他のビットを反転して規則的に１２回行
ない１つの補助ビットを付加することによってＤ３２ビ
ット群を作っている。

このように、各々の補助ピントが「トＩ」によって示さ
れ、４人力の入力ピントが「ｘｌ」から「ｘ４１として
示されるならば、ＤＳ２Ｓ２ピフは以下の形態をしてい
る： ＋１ＸＩＸ２Ｘ３Ｘ４ＸＩＸ２Ｘ３Ｘ４ＸＩＸ２Ｘ３Ｘ
４ＸＩＸ２Ｘ３Ｘ４ＸＩＸ２Ｘ３Ｘ４ＸＩＸ２Ｘ３Ｘ４
ＸＩＸ２Ｘ３Ｘ４ＸＩＸ２Ｘ３Ｘ４ＸＩＸ２Ｘ３Ｘ４Ｘ
ＩＸ２Ｘ３Ｘ４ＸＩＸ２Ｘ３Ｘ４ＸＩＸ２Ｘ３Ｘ４１＋
１Ｘ２Ｘ３Ｘ４これはさらに便宜上、次のように表わす
ことにする。

＋１［（ＸＩＸ２Ｘ３Ｘ４）Ｘ　１２］Ｈ［（ＸＩＸ２
Ｘ３Ｘ４）Ｘ　１２］　−・−マルチプレクサ−ＭＰＸ
２−３は７人力をサンプリングすることによって、もし
くは１つの補助ビットを付加する８４ビットの一連の群
を生ずるために、各々のサンプルの各ＤＳ２Ｓ２ピフか
ら１ビットを取り出して規則的に１２回くり返すことに
よってＤＳ３ビット群を作っている。８つのこれらの８
５ビット系列は８補助ビットを含む１つのフレームを形
成しており、また、７つのこれらの７レームは１つのマ
スター７レームを形成する。各々のフレームにおいて、
８補助ピントは次のデータパターンを形成している。

Ｍｉ　　Ｆ、　　Ｃｉ、　　ＦＯＣｉ２　Ｆｏ　Ｃｉ３
　Ｆ。

但し、ｉ＝１〜７ Ｍｉは１つのマスター７レームワード パターンを形成しており、Ｍビットとして以下に述べる
。

Ｃｉ　１　ＨＣｉ　ｚ　Ｃｉ　ｓは現在のマスターフレ
ーム内でのＤＳ２の従属ｉに対して３重化されたスタッ
フ　（ｓｔｕｆｆ）／非スタッフ（ｎｏ−ｓｔｕｆｆ）
従属制御ビットであり、Ｃビットとして以下に述べる。

ＦｌとＦｏはそれぞれのＦビットフレームパターンを形
成する１と０ビットを示す。

適切な多重化のためのフレーム同期を可能にするＤ６３
６３ビットのＦビットフレームパターンは各フレームに
連続するＦ、　　Ｆ、　　Ｆ、　　Ｆ、をもっている、
Ｆビットフレームパターン１土このように連続するビッ
ト１００１１００１１００１１００１・、・である。

従来技術において、このようなフレームビットパターン
がＤＳ３ビット群で検出され、そして、検出と統計上の
確認（すなわち、パターンが少なくとも所定期間内で持
続する）にもとづき、そのシステムは７レーム内にある
と見なされ、従って、多重化か達成される。

本発明が解決しようとしている問題点は隣接した適合し
ないＤＳ１リングがＤＳ３ビット群中にこのフレームビ
ットパターンを模倣するビットパターンを生ずるところ
にあげられる。当然の結果として非常に長い７レ一ミン
グ再生時間となる。

問題は２つの隣接した適合しないＤＳ１＋ｊンクすなわ
ち、不変的に両輪埋１もしくは０があるような１つのマ
ルチプレクサ−ＭＰＸＩ−２に隣接し入力があるならば
、マルチプレクサ−によって発生した結果のＤＳ２Ｓ２
ビフの各７レームは例えば次の形態をもつであろう。

＋１［（ＩＯＸＸ）Ｘ１２］ ここで、Ｘｌ、ｔＤ３１ビット群から引き出された任意
のビットを示し、そして交互に並んでいる１とＯはＤＳ
２Ｓ２ピフを発生している適合しないＤＳＩリンクビッ
トのマルチプレクサ−の交互のビット反転から生ずる。

連続するＤＳ２補助ビットＨ間での入力１２回のマルチ
プレクサ−ＭＰＸｌ−２によるサンプリングと連続する
ＤＳ３補助ビット間での入力１２回のマルチプレクサ−
ＭＰＸ２−３によるサンプリングはＤ８３ビット群とＤ
Ｓ１ビット群におけるピント位置間で直接の関係がある
という結論をもつ。この結果とＤＳ３ビット群における
フレームビットパターンのＦビットがＤ８３ビット群の
交互の８５ビット系列の中で検索される（すなわち、各
々のＤＳ３フレームに４つのＦビットがある）という事
実により、上記Ｄ３２ビット群は、ＤＳ２補助ビン）Ｈ
の発生によって中断されるまで短いターム中に、７レー
ムビットパターンに応答するパターンをＤ３３ビット群
の中に生成する。この模擬フレームビットパターンの検
出は、艮い７レ一ミング時間を導いて、真のＤＳ３７レ
ームビットパターンの検出を遅らせる。

この状態は多くの適合しないＤＳＩリンクで悪化される
。４つの適合しないＤＳＬリンクで、フレーム時間はラ
ンダムデータがすべてのＤ８１人力に存在するシステム
よりも４８倍長くなり得る。

このよう！！長いフレーム時開は、７レームビットパタ
ーンそれ自体のつまり、模擬データビットパターンの不
在で高速の７レーミングの達成を可能とする利点にもが
かわらず起こり得る。

このような長い７レ一ミング時間を避けるために、本発
明は７レ一ミングピツト自体の他に、７レーミング過程
の闇に真の７レーミングピツトパターンとしての考慮か
ら模擬データビットパターンの急速な除去を容易にする
ために、ビッシ群中の予め決められたビットの特徴を利
用するものである。本発明のこの実施例において、この
所定の特徴はＤ８３ビット群の補助ピントＣの性質にあ
る。

すでに述べたように、各ＤＳ３７レームにおいて３つの
３重化したＣピント、Ｃ１からＣ１がある。

これらは３重化されているので、エラーの不在にあって
は、Ｃ，＝Ｃ２＝Ｃ，、すなわち、３つのＣビットはす
べて０かすべて１であるような特性をもっている。さら
に、ＣビットはＦビットフレームパターンに関連してＤ
Ｓ３フレーム中に固定した位置をもっている。各７レー
ム中のこのようなりＳ３補助ビット系列は、実際に次の
ような形態をもっている。

Ｍｉ　Ｆ＋　Ｃ１ＩＦｏＣｉ２Ｆｏ　Ｃｉ、Ｆ。

ＭＩＯ００００１ ｃ、＝ｃ２＝ｃ３＝ｏのとき Ｍｌｌ　　　Ｏｆ　　　０１　　１ Ｃ，＝Ｃ２＝Ｃ，＝１のとき Ｍビットは可変的にＯもしくは１である。

これらのビットパターンから、７レーミングが適正であ
る（また。どのビットもエラーでないと仮定する）時、
次の関係が適用されることがわかる。

（ｉ）　　最も隣接する２つのＦビットが共に０である
とき、ＭとＣビットのシーケンスにおいて、２つの隣接
するビットはＣビットで、Ｃ１と０２であるため同じで
なければならない。

（ｉｉ）　　現在のＦビットが１であり、先行のＦビッ
トがＯであるとき、ＭとＣビットのシーケンスにおいて
、３つの隣接するビットは７レーム中に３つのＣビット
が存在するから同じでなければならない。

本発明の実施例に従う７＞−ミング過程において、これ
らの関係はフレームビットパターン自体の検査と同じく
らいに検査される。７レーミング過程中に、これらの関
係の１つもしくは両方が真実でなく、フレームビットパ
ターン自体が正しく見えても、ビットスリップが生じて
適切なフレーム同期のための検索が続けられる。このよ
うに、上記の模擬データビットパターンの存在にあって
、模擬データビットパターンがフレームビットパターン
として評価される時、これらの関係の検査はすぐに、そ
のパターンが正しくないと示す。結果として、従来の長
いフレーム時間は避けられる。

上記の関係はＣビット内にいかなるエラーも存在しない
としたが、このエラーの確率は非常に小さいものであり
、ＦＡ擬データビットパターンが起こり得る確率よりも
ずっと小さいものであることが示されている。真の７レ
ームビットパターンが評価された時、７レーム過程中に
、エラーがＣビットら起こるというありそうもない場合
には、分離された出来事として、発明に従う通常以上に
長いフレーム時間を単に起こすであろう。く従来技術で
類似のエラーが起こるよりも必ずしも長くはないが）ま
た、本発明は模擬データビットパターンの不在において
、−／鐸早いフレーム時間に帰り、するものであること
に注目すべきである。

ｖＪ２図は本発明の実施例に従うフレーム回路を示す。

第２図及びＭＳ４図から第７図において、種々のブロッ
クにおける次の記号は以下の意味をもっている。

Ｄ　　　　データ入力 ＣＫ　　　　クロック入力 Ｑ、−Ｑ　　出力及びその補語 Ｄ−ＦＦ　　Ｄ型７リツプ７０ツブ ！＠２図に関連して、ライン１０のＤ３３ビット群とラ
イン１２のクロック信号ＤＳ３　　ＣＬＯＣＫの発生し
た応答が８ビットラツチ１６の入力と接続されている８
並列出力をもつ直列−並列コンバータ１４に供給される
。信号Ｄ８３　　ＣＬＯＣＫはまた、割算器１８に供給
されており、一般に７で割られるがＯＲデート２０によ
って論理１が割算器１８の入力÷８に供給されることに
よって、８で割るにように制御され得る。？ｓ算器１８
の出力は、ラッチ１６がコンバータ１４の内容をラッチ
するために制御し、７つの出力、ライン番号１から７の
Ｄ８２レベルで従属データ群の各々１ビットを発生する
クロック信号Ｃ６Ｍを構成する。ラッチ１６の８番目の
出力はＤＳ３Ｓ３補助ビットすなわち、以下にさらに詳
細に述べるように、Ｍ。

Ｃ及びＦビットを与える信号ＩＩ　Ｂ　Ｉ　Ｔを生ずる
。

信号Ｃ６Ｍはまた、÷１２割算器２２へ供給されて、そ
のＱ出力はゲート２０の１つの入力に接続される。

記載されたフレーム回路の要素は、ＤＳ３７レーム同期
がすでに確立していると仮定すると、ＤＳ３Ｓ３ピフを
従属Ｄ８２ビット群に多重化し、信号ＨＢ　Ｉ　Ｔとし
てＤＳ３補助ビットを発生するためのものである。この
ように割算器１８はＤＳ３ビットを７つの従属ＤＳ２デ
ータ群中に適切に分配し、＠ｇ算器２２は、すでに述べ
られているように、１つの補助ビットを構成するＤ３３
ビット群の各８５番目のビットが分離されて信号１（Ｂ
ＩＴとして発生するように割算器１８の動作を修正する
。

フレーム同期を達成するためには付加ビットスリップが
ＯＲデート２０を介して割算器１８の÷８人力に供給さ
れる１つの信号５ＬＩＰによって達成され得る。ただ１
つのこのような付加ビットスリップがＤ３３ビット群の
連続するＦビットの間に要求され、また、信号５ＬＩＰ
はもしも÷１２１１Ｊｇ器２２のＱ出力の１と同時に発
生するのであるならば、影響がないので、信号５ＬＩＰ
は、スリップフィルタ２４で発生するスリップコマンド
信号ＳＬ　ＩＰＣＭＤｉｔＡＮＤデートで発生しスリッ
プフィルタ２４へ供給される信号ＳＬＴＰＴＩＭＥと共
にＡＮＤデート２３でデートされて発生する。割算器２
２のＱ出力信号は÷２割算器２６へ供給されて、相補的
な（Ｆビットの）クロック信号ＦＣＬＫと（ＭとＣビッ
トの）ＭＣＬＫを発生する。信号ＦＣＬＫはデート２５
の１つの入力として供給され、他の入力は割算器２２の
第２の出力から引外出されて例えば割Ｗ、器２２の１２
状態の第６番目の１つの計数状態に対して高レベルであ
る。

ｆｊＳ３図は信号ＦＣＬＫ％ＭＣＬＫ％ＳＬＩＰＴＩＭ
Ｅ及び割算器２２のＱ出力信号の関連するタイミングを
示している。第３図はまた、同期状態として示されるＤ
Ｓ３補助ビットの各タイプが評価され得る間の関連する
期間も示している。

フレーム回路はまた、Ｆビットフレームエラー検出＋ａ
２８、Ｍ／Ｃビットフレームエラー検出器３０、スリッ
プ状態回路３２及びＯＲゲート３４を含む。部品２４．
２８．３０及び３２は以下詳細に述べられる。これらの
部品の一般的な配置及び相互作用が最初に述べられる。

速い７レーミングを提供するために、エラー検出器２８
及び３０はＤＳ３補助ビットとしてそれらの有効性を評
価するＤＳ３データ群のビットを含んだ信号ＨＢＩＴを
供給されるのみならず、ラッチ１６の隣接した出力から
下見（ｐｒｅｖｉｅｗ）ビット信号ＰＶＩ及びＰＶ２を
供給される。このように信号ｐｖｉ及びＰＶ２は信号１
−Ｉ　Ｂ　Ｉ　Ｔを構成するビットのそれぞれ１及び２
ビット後ろに（すなわち、時間的には遅れて）Ｄ８３ビ
ット群から引き出されたビットで成り立っている。７レ
ーミング過程中に達成される多くのビットスリップの１
つが起こると、検出器２８と３０は、将米Ｍ積されるＤ
Ｓ３補助ビットの新しいシーケンスを待つことなく、そ
れらの評価において信号Ｐ■１及びＰｖ２の一方もしく
は両方を用いるためにライン３６のスリップ状態信号に
よって、制御される。結果として、７レーミング過程は
ＤＳ３７レーム当９４ビットスリップ（すなわち、Ｆビ
ット当り１ビットスリツプ）の起こりうる割合をもって
いる。

スリップ状態信号は各々ビットスリップを生ずる信号Ｓ
Ｌ　Ｉ　ＰＣＭＤに応答してスリップ状態回路３２によ
って発生する。

エラー検出器２８及び３０はそれぞれエラー信号ＦＥＲ
Ｒ及びＭＣＥＲＲを発生し、その各々が各検出器でエラ
ーを検出している場合に論理１である。その信号は、何
らかのエラーが検出されると論ｊ！！！１の信号ＳＬ　
Ｉ　ＰＲＥＱをスリップフィルタ２４に供給するＯＲゲ
ート３４に供給される。

スリップフィルタ２４は、フレーム同期が確立する前の
７レーミング過程中、信号５ＬＩＰＲＥＱに対応して１
ビットスリツプを生ずるように信号ＳＬＩＰＣＭＤを発
生する。フレーム同期が確立した時、スリップフィルタ
２４は出力ライン３８に信号ＩＮＦＲＡＭＥを発生し、
疑似の信号によるフレーム同期の欠如を避けるために、
信号Ｓｌ、ＩＰＲＥＱのい（つかの発生及びそれ故いく
つかのエラーに応答して信号ＳＬ　Ｉ　ＰＣＭＤを発生
するのみである。

ＰＩＩＪ４図及び第５図にそれぞれ示されたエラー検出
器２８及び３０の各々はＤＳ３補助ビットとしての評価
のため、前の評価に応答して行なわれる何らかの最近の
ビットスリップを適応させるスリ・ンプ状態信号に依存
して選択される候補ビットを生ずるための第１の部分と
評価それ自体を実行するための第２の部分から成ってい
る。Ｆビットフレームエラー検出器２８において、候補
ビットはＦビットとして評価されるそれぞれ現在、以前
及びその前のスリップ補償ビットを表わす信号ＦＣｎ。

ＦＣｎ＋、及Ｃ／ＦＣｎ　　ｚによって構成されている
。

同様に、Ｍ／Ｃビット７レームエラー検出器３０におい
て、候補ビットはＭ及びＣビットとして評価されるそれ
ぞれ現在、以前及びその前のスリップ補償ビットを表わ
す信号Ｍ　ＣＣｎ、　Ｍ　ＣＣｎ　−、、及びＭＣＣｎ
　　２によって構成されている。信号ＦＯｎ及びＭＣＣ
ｎは現在のビットを表わしているので、これらはスリッ
プ補償によって影響しない。

以前の補償ビット信号ＦＣｎ−，及びＭＣＣｎ＋、は直
前のスリップ時間（信号ＳＬＩＰＴＩＭＥ＝１のとき）
でビットスリップがないかあるいは１つのビットスリッ
プがあるかどうかにもとづいて選択される。その萌の候
補ビット信号ＦＣＩ＋２及びＭＣＣｎ−２は最後の２つ
のスリップ時間で、ビットスリップなし、ビットスリッ
プ１つあるいはビットスリップ２つであるかどうかにも
とづいて選択される。

第６図はスリップ状態回路３２を詳細に示している。そ
れは信号ＦＣＬＫによって時間が計られ、信号ＳＬ　ｒ
ＰＣＭＤによって構成されたデータが供給される２ステ
ージレノスターを形成する２つのＤ型７リツプ７０ツブ
４０及び４２を具備している。レジスターは信号ＳＬ　
Ｉ　ＰＣＭＤの経歴及びエラーに応答するビットスリッ
プの発生を、候補ＤＳ３補助ビット開の最後の２つの期
間にわたりてストア及び更新する。７リツプ７０ツブ４
０及ｖ４２の出力は信号ＳＳＯがらＳＳ３を発生するよ
うにＡＮＤゲート４４によってデコードされ、それらの
信号のあるものはさらに信号５ＳＯＩ及び５Ｓ１２を発
生するようにＯＲデート４６に接続されている。信号５
ＳＯ１ｓｓｏｉ、５Ｓ１２及びＳＳ３はライン３６のス
リップ状４ｓ信号を構成している。ビットスリップの発
生に依存する種々の信号の状態が以下の表に要約されて
いる。

ω　　　ロ　　ロ　　ロ　　− ω ω　　０　′″　−０ ω 傘 の　−〇〇〇 ω 第４図に関して、Ｆビット７レームエラー検出器の最初
の状態において、信号１−ＩＢＩＴ、ＰＶＩ及びＰＶ２
は、信号ＦＣＬＫによって時間が計られ、Ｄ型７リツプ
７０ツブ５１から５９によって形成された各々３ステー
ノシフトレジスタの入力に供給される。信号ＦＣｎは７
リツプ７０ツブ５１でラッチされる現在の信号＋（Ｂ　
Ｉ　Ｔによって構成されている。この信号とエラー検出
器２８で発生した信号ＦＥＲＲはその出力がＨＢＩＴシ
フトレノスタの次のステージを構成する７リツプ７０ツ
ブ５２への入力データを構成する排他的ＯＲデート６０
の入力に供給される。スリップ選択信号５Ｓｏｌに依存
して、もしも最後の期間にピントスリップがないならば
この７リツプ７０ツブ５２の出力、また、最後の期間に
１つのビットスリ７プがあった場合にはＰＶＩシフトレ
ジスタにおける第２の７リツプ７０ツブ５５の出力はセ
レクター６２によって信号ＦＣｎ＋、として選択される
。他のスリップ状態信号に依存して、３つのＡＮＤデー
トと１つのＯＲデートによって形成されたセレクター６
４は、最後の２つの期間のどちらにもビットスリップが
ない場合には７リツプ７０ツブ５３の出力を、最後の２
つの期間の１つにビットスリップがあった場合には７リ
ツプ７０ツブ５６の出力を、あるいは最後の２つの期間
の両方にビットスリップがあった場合には７リツプ７０
ツブ５９の出力を信号ＦＣｎ−２として選択する。この
ように、信号ＰＶＩとＰＶ２の供給及び上記の選択は信
号ＦＣｎＳＦＣｎ＋、及びＦＣｎ−２を構成する候補ビ
ットがビットスリップが最近起こったかどうかというこ
とと無関係に適切に選択されることを保証する。

信号Ｆ　ＣｎとＦＣｎ−、は排他的ＯＲデート６６の入
力に供給され、信号ＦＣｎ＋、とＦＣｎ＋２は排他的Ｏ
Ｒデート６８の入力に供給されている。デート６６と６
８の出力は、出力が信号ＦＥＲＲを構成する４１！−他
的ＮＯＲゲート７０の入力に供給されている。デート６
６から７０は一緒に３つのスリップ補償された候補ビッ
ト信号ＦＣｎ、ＦＣｎ−３及びＦ　Ｃｎ−２の連続のＤ
Ｓ３７レームビットバターン１００１１００１・・・を
検査するのに貢献する。

３つの候補ビットＦＣｎ、ＦＣｎ−，及びＦＣｎ−２だ
けが信号ＦＥＲＲの発生において検査されるので、排他
的ＯＲデー）６０は、各々のフレームパターン候補ビッ
トエラーに一度だけ応答して発生する信号ＦＥＲＲ＝１
に応答して７リンプ７０ツブ５１の出力を補うように与
えられている。

加えて、信号ＦＣｎ−１は２つのＮＯＲデート７２及び
７４の各々の１つの入力に供給され、その第２の入力は
信号ＦＣｎとその相補信号がそれぞれ７リツプ７０ツブ
５１の相補出力から供給される。これらのデートの出力
は第２図に示すように、Ｍ／’Ｃビット７レームエラー
検出５３０へ供給される信号ＦＢＯＯ及びＦＢＯ１を構
成する。信号ＦＢＯＯもしくはＦＢＯ１は、もしも現在
及び以前のスリップ補償された候補Ｆビットがそれぞれ
００もしくは０１の連続性をもつならば、論理１である
。

＠Ｓ図に関連して、Ｍ／Ｃビットフレームエラー検出器
３０の第１の部分は、一般にＦビット７レームエラー検
出器２８のｆｊＳｌの部分に応答し、類似の目的に仕え
る。このエラー検出器において、Ｄ型７リツプ７０ツブ
８１から８９は信号ＭＣＬＫによって時間が計ら丸、セ
レクター７６及び７８は上記に類似する方法でスリップ
状！！信号に依存して、それぞれ信号ＭＣＣｎ−１及び
ＭＣＣｎ−２を選択する。

スリップ補償されたＭ／Ｃ補償ピッ）　Ｍ　ＣＣｎ、Ｍ
ＣＣｎ＋、及びＭＣＣｎ　　２は信号ＦＢＯＯ及ゾＦＢ
ＯＩに依存して、ＡＮＤゲート９０から９３、ＯＲデー
ト９４及び９５、ＮＯＲデート９６と９８及びインバー
タ９９を構成する＠埋配列によって、信号ＭＣＥＲＲを
発生するように処理される。

すでに述べたように、また第３図かられかるように、も
しも信号ＦＢＯＯが論理１であるならば、すなわち、も
しも現在及び先行するＦ候補ビットが共に０であるなら
ば、現在及び先行するＭＣ候補ビットはビットＣ１及Ｃ
ｆＣ２となり、等しくなるであろう、デート９０は、も
し信号Ｍ　ＣＣｎとＭＣＣｎ　−、が共に１であるなら
ば１の出力を生じ、もしこれらの信号が共にＯであるな
らばデート９４は０の出力を生じ、インバータ９９は１
の出力を生ずる。もし、これらの状態が保持されていな
いならば、ゲート９８はその入力が共に０で、１の出力
を生じ、それは信号ＦＢＯＯによってイネーブルにされ
たデート９３を通過してＯＲ？−）９５によって信号Ｍ
ＣＥＲＲを発生する。

同様に、信号ＦＢＯ１が論理１、すなわちもし、先行す
る及び現在のＦ候補ビットがシーケンス０１を形成して
いるならば、第３図に示すような現在の及び先行する２
つのＭＣ候補ビットはピントＣ６、Ｃ２及びＣ１となり
、すべて等しくなる。デート９１は、もしも信号ＭＣＣ
ｎ、ＭＣＣｎ−，及びＭＣＣｎ　　２がすべて１ならば
１の出力を発生し、ゲート９６は、もしもこれらの信号
がすべて０であるならば１の出力を発生する。これらの
状態が保持されていないならば、デート９７はその入力
が共にＯで、１の出力を生じ、それは信号ＦＢＯ１によ
ってイネーブルにされたゲート９２を通過してＯＲデー
ト９５によって信号ＭＣＥＲＲを発生する。

このような上記の２つの関係は検査されて、もしもこれ
らが一般の候補ビットを保持していないならば、信号Ｍ
ＣＥＲＲはＯＲデート３４を介して信号５ＬＩＰＲＥＱ
を発生するために論１！Ｉ！、　１を発生し、それによ
って１つのビットスリップは７レーム過程中に、Ｆビッ
トフレームエラー検出器２８が検査している候補Ｆビッ
トパターン内にどんなエラーも検出しない時でさえも掃
引される。

第７図はスリップフィルター２４を示し、２つのＤ型７
リツプ７０ツブ１００及び１０２、及びエラーカウンタ
１０４、プログラム可能なカウンタ１０６、ＡＮＤデー
ト１０８及１データ入力Ｄ１、Ｄ２、Ｄ３とお互いに相
補関係にある出力Ｑ１、Ｃ２及び出力Ｑ、をもった制御
論理回路１１０を具備している。

上記のようにエラーが検出された場合、デート３４によ
って発生した信号５ＬＩＰＲＥＱは信号ＳＬＩＰＴＩＭ
Ｅによって７リツプ７ｔ７７プ１００で時間が計られる
。結果の信号はゲート１０８の１つの入力に供給され、
また、信号ＦＣＬＫによって７リツプ７０ツブ１０２で
時間が計られて、７リツプ７０ツブ１０２のＱ出力は１
つのエラー信号を構成しており、制御論理回路１１０の
入力Ｄ１とエラーカウンタ１０４のＤ入力に向けられて
いる。回路１１０のＱ１出力はデート１０８のもう１つ
の入力と接続されており、この出力は信号ＳＬＩＰＣＭ
Ｄを構成し、また、カウンタ１０６のリセット入力に接
続されている。回路１１０の出力Ｑ２は信号ＩＮＦＲＡ
ＭＥを構成し、また、カウンタ１０４及び１０６のクリ
ア人力ＣＬに接続されている。エラーカウンタ１０４の
イネーブル人力ＥＮは回路１１０のＣ３の出力に接続さ
れている。すなわち、この入力が論理１である時、エラ
ーカウンタ１０４は、信号ＦＣＬＫの制御のもとで、そ
のＤ入力に供給されるエラー信号の計数が可能であり、
また、３カウントに達すると、そのＱ出力を介して信号
を回路１１０の入力Ｄ２へ供給する。カウンタ１０Ｇは
入力ＣＬもしくはＲＥＳＥＴを介してそれぞれクリアも
しくはリセットされていない時は信号ＦＣＬＫのパルス
をカウントする１回路１１０のＱ３出力からその人力１
２に供給された信号が論理１である場合に１２カウント
に達したとき、もしくはこの入力信号が論理０である場
合に２２カウントに達したとき、カウンタ１０６はその
Ｑ出力を介して信号を回路１１０の入力Ｄ３に供給する
。

フレーム同期が確立する前に、回路１１０はその出力Ｑ
１からＱ３にそれぞれ論理レベル１．０及び０を発生し
、それによってＡＮＤデー）１０８はイネーブルとなり
、カウンタ１０６は２２にカウントするようにセットさ
れる。各々の信号ＳＬ　Ｉ　ＰＲＥＱはこのようにして
、ゲート１０８によって信号ＳＬＩＰＣＭＤを発生する
ように進み、１つのビットスリップを発生してカウンタ
１０６をカウンタ０にリセットする。信号ＦＣＬＫの２
２サイクルがエラーの発生なくして生ずると、カウンタ
１０６は２２カウントに達し、回路１１０の入力Ｄ３に
信号を供給する。フレーム同期はこのエラー７　’Ｊ−
（ｅｒｒｏｒ−ｔｒｅｅ）状態によって確立されたと見
なされ、従って、回路１１０はその出力Ｑ１からＱ３で
それぞれ論理レベル０，１及び０を発生する。このよう
にデート１０８は禁止され、信号ＩＮＦＲＡＭＥが発生
し、そしてカウンタ１０４及び１０Ｇは各々、０カウン
タにクリアされる。図中には簡潔にするために示されて
いないが、付加的なデート回路によって、出力Ｑ３が論
理Ｏである時のみ、カウンタ１０４及Ｖ１０６が回路１
１０の出力信号Ｑ２＝１によってりＩ７７されるように
している。回路１１０から信号Ｑ３＝１が、以下に述べ
るように、０からカウントアツプできるようにこれらの
カウンタに供給されたクリア信号を無効にする。

もし、その後エラーが起こると、信号５ＬＩＰＲＥＱが
発生して、回路１１０のＤ１人力は論理１を供給され、
それに応答して回路１１０はその出力Ｑ１からＱ３にそ
れぞれ論理レベルＯ１１及び１を発生する。ここで信号
ｒＮＦＲＡＭＥは変化しないが、カウンタ１０４はイネ
ーブルであり、カフンタ１０６は１２をカウントするよ
うに制御される。これはカウンタ１０４が３カウント１
こ達するか、もしくはカウンタ１０６が１２カウントに
達するまで持続する７レーム欠落検査（ｆｒａ輪ｅ−１
ｏｓｓ−ｅｈｅｅｋｉｎｇ）状態を構成している。もし
、前者が最初に起こるのであれば、入力Ｄ２に供給され
る信号の結果として、制御論理回路１１０は、フレーム
同期が失なわれており、デート１０８がフレーム同期の
再確立を可能とする初期状態に戻っていると見なす。後
者が最初に起こるならば、入力Ｄ３へ供給される信号の
結果として、回路１１０は、１つ又はそれ以上の見かけ
上のエラーが発生していると決定し、フレーム同期が保
持されるようにして、その場合には信号ＩＮＦＲＡＭＥ
を確立してカウンタ１０４及び１０６をクリアする第２
の状態に戻る。

上記の３．１２及ｃ／２２カウントは一例としてのみ与
えられたものであり、他のカウントが統計学的な配慮の
もとに使われてもよいことがわかるであろう。上記の実
施例は１つの全てを含むフレーム回路の完全な記載を保
証するためにのみ述べなのであり、実際に、スリップフ
ィルター２４のあらゆる形態が基本的に変えられるであ
ろう。

また、まちがったフレームを避けるために、もしくは７
レーム過程の高速化のために検査されるデータの補助的
な性質は、上記の本発明の実施例のような固定された論
理機能の要求であっても、また、予め決められた位置に
おける一般的な何らかの有益なデータの統計学上の特性
であってもよいことに注意すべきである。

多数のそして多方面にわたる修正、変形及び適応が請求
の範囲によって定義されたような発明の範囲から離れる
ことなく、述べた実施例になされるであろう。

【図面の簡単な説明】

第１図はマルチ配列の公知の形態を示す概略図、第２図
は本発明に従うフレーム回路のブロック図、 第３図はフレーム回路の操作中での信号の状態を示すタ
イミング図、 ｔＩＳ４図から第７図はそれぞれ、Ｆビット７レームエ
ラー検出器、Ｍ／Ｃビットフレームエラー検出器、スリ
ップ状態回路、及び第２図のフレーム回路のスリップフ
ィルターを示す図である。 １４　直列−並列コンバータ １６　ラッチ １８．２２．２６　　割算器 ２４　スリップフィルタ ２８　　Ｆビット７レームエラー検出器３０　　Ｍ／Ｃ
ビット７レームエラー検出器３２　スリップ状態回路 −へＳ′）？　　　　　　の　　　　−　〜　１ぐ口

Claims (1)

1. 【特許請求の範囲】 １、所定のフレームパターンを含む直列データ群のフレ
   ーム同期方法であって、 データ群中のフレームパターンを検出し、 フレームパターンの検出ができないことに応答してエラ
   ー信号を発生し、 該エラー信号に依存して同期スリップを発生し、フレー
   ムパターンの検出において以前の同期スリップに対して
   補償を与えるステップを具備することを特徴とする方法
   。 ２、前記補償を与えるステップは データ群の多数の連続ビットをストアし、 同期スリップの発生に依存して少なくとも１つの選択信
   号を発生し、 該選択信号に依存して、フレームパターンの検出のため
   に、データ群のストアされた多数の連続ビットの１つを
   選択するステップを具備する特許請求の範囲第１項記載
   の方法。 ３、少なくとも１つの所定期間内のエラー信号の不在に
   おいてインフレーム信号を発生し、該インフレーム信号
   の不在において各エラー信号に応答して同期スリップを
   発生し、 該同期スリップを発生し、該インフレーム信号の存在に
   おいて所定期間に起こる所定の多数のエラー信号に応答
   して該インフレーム信号を終結するステップを含む特許
   請求の範囲第１項記載の方法。 ４、少なくとも１つの所定期間内のエラー信号の不在に
   おいてインフレーム信号を発生し、該インフレーム信号
   の不在において各エラー信号に応答して同期ステップを
   発生し、 該同期ステップを発生し、該インフレーム信号の存在に
   おいて所定期間に起こる所定の多数のエラー信号に応答
   して該インフレーム信号を終結するステップを含む特許
   請求の範囲第２項記載の方法。 ５、所定のフレームパターンを含む直列データ群のフレ
   ーム同期のためのフレーム回路であって、クロック信号
   を発生するタイミング手段、 データ群中のフレームパターンを検出するために該クロ
   ック信号に応答する手段、 フレームパターンが検出されない該検出手段に応答して
   同期エラー信号を発生する手段、及びそれによって同期
   スリップを発生するようにデータ群に関連して該クロッ
   ク信号の位相を変えるように該タイミング手段を制御す
   るために該エラー信号に応答する手段を具備しており、 該検出手段が以前の同期スリップを補償する手段を具備
   していることを特徴とするフレーム回路。 ６、第１の所定の要素によるデータ群のビット比で制御
   信号を発生するために信号を周波数分割する第１の周波
   数分割手段、 第２の所定の要素によってクロック信号を発生するため
   に制御信号を周波数分割する第２の周波数分割手段、 クロック信号に依存する第３の所定の要素によって周波
   数分割するために第１の周波数分割手段による周波数分
   割を修正する手段 を具備し、タイミング手段を制御するためにエラー信号
   に応答する手段が同期スリップを発生するために、第１
   の周波数分割手段を第３の所定の要素によって周波数分
   割させる手段を具備する特許請求の範囲第５項記載のフ
   レーム回路。 ７、前記第１の周波数分割要素、第２の周波数分割要素
   及び第３の周波数分割要素がそれぞれ７、１２及び８で
   ある特許請求の範囲第６項記載の７レーム回路。 ８、前記以前の同期スリップを補償する手段は、データ
   群の多数の連続ビットをストアする手段、同期スリップ
   の発生に依存して少なくとも１つの選択信号を発生する
   ためにエラー信号に応答する手段、 フレームパターン検出に対してデータ群のストアされた
   多数の連続ビットのうちの１つを選択するために選択信
   号に応答する手段を具備する特許請求の範囲第５項記載
   のフレーム回路。 ９、前記検出手段はフレームパターンを検出するために
   データ群の少なくとも３ビットのシーケンスに応答し、
   データ群の多数の連続ビットをストアする手段が該シー
   ケンスの少なくとも３ビットの各々に関してデータ群の
   少なくとも３連続ビットをストアする手段を具備する特
   許請求の範囲第８項記載のフレーム回路。 １０、前記エラー信号に応答する手段は、 該エラー信号の存在及び不在においてクロック信号のパ
   ルスを計数する手段、 該エラー信号の不在において該計数手段による計数され
   たクロック信号のパルスの第１の所定数に応答してイン
   フレーム信号を発生する手段、該インフレーム信号の不
   在において該エラー信号に応答して同期スリップ命令信
   号を発生する手段、 該同期スリップ命令信号を発生し、クロック信号の第３
   の所定数の期間内でエラー信号の存在中にクロック信号
   の第２の所定のパルス数を計数するカウント手段に応答
   して該インフレーム信号を終結する手段 を具備する特許請求の範囲第５項記載のフレーム回路。 １１、前記以前の同期スリップを補償する手段は、デー
   タ群の多数の連続ビットをストアする手段、少なくとも
   １つの選択信号を発生するために同期スリップ命令信号
   に応答する手段、 フレームパターンの検出に対してデータ群のストアされ
   た多数の連続ビットの１つを選択するために該選択信号
   に応答する手段 を具備する特許請求の範囲第１０項記載のフレーム回路
   。 １２、前記検出手段はフレームパターンの検出のために
   データ群の少なくとも３ビットのシーケンスに応答し、
   データ群の多数の連続ビットをストアする手段が、該シ
   ーケンスの少なくとも３ビットの各々に関してデータ群
   の少なくとも３連続ビットをストアする手段 を具備する特許請求の範囲第１１項記載のフレーム回路
   。