JPS61208844A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61208844A JPS61208844A JP60051290A JP5129085A JPS61208844A JP S61208844 A JPS61208844 A JP S61208844A JP 60051290 A JP60051290 A JP 60051290A JP 5129085 A JP5129085 A JP 5129085A JP S61208844 A JPS61208844 A JP S61208844A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resist
- region
- semiconductor substrate
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、特に集積回路における素子分離に最適な半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
（ロ）従来技術
一般に、ＣＭＯ３構造の集積回路においてはフィールド
領域が反転するのを防ぐために選択酸化技術あるいは、
反転防止用高濃度領域の形成を用いて素子分離を行って
いる。
領域が反転するのを防ぐために選択酸化技術あるいは、
反転防止用高濃度領域の形成を用いて素子分離を行って
いる。
しかしながら、前記選択酸化技術においては、横方向へ
の酸化膜成長が比較的大きくなり集積度を高めていく場
合に不利である。
の酸化膜成長が比較的大きくなり集積度を高めていく場
合に不利である。
また、プロセスそのものも比較的複雑であり、ひいては
活性領域への欠陥を誘起しやすいという問題を生じる。
活性領域への欠陥を誘起しやすいという問題を生じる。
（ハ）目的
この発明は上記事情に鑑みてなされたもので、比較的簡
便な工程でもって素子を高密度にレイアウトすることの
できる半導体装置の製造方法を提供することを目的とし
ている。
便な工程でもって素子を高密度にレイアウトすることの
できる半導体装置の製造方法を提供することを目的とし
ている。
（ニ）構成
この発明に係る半導体装置の製造方法の特徴とする処は
、半導体基板の主表面に所望パターンの絶縁分離層を形
成する工程と、前記半導体基板をエピタキシャル成長さ
せることにより、前記絶縁分離層のない部分にエピタキ
シャル層を形成する工程とを具備したことにある。
、半導体基板の主表面に所望パターンの絶縁分離層を形
成する工程と、前記半導体基板をエピタキシャル成長さ
せることにより、前記絶縁分離層のない部分にエピタキ
シャル層を形成する工程とを具備したことにある。
（ホ）実施例
第１図はこの発明に係る半導体装置の製造方法の一実施
例を示す断面説明図である。なお、この実施例ではＣＭ
Ｏ３構造の集積回路における素子分離を行う場合を例に
とって説明する。
例を示す断面説明図である。なお、この実施例ではＣＭ
Ｏ３構造の集積回路における素子分離を行う場合を例に
とって説明する。
■ Ｎ型のシリコンからなる半導体基板１０の表面のＰ
チャネルのトランジスタを形成すべき部分にＰ十拡散領
域２０を形成する。次に、ＳｉＯ２からなる絶縁分離層
３０を半導体基板１０の表面に堆積させる。その後、前
記Ｐ十拡散領域２０と新たに形成すべきＮチャネルのト
ランジスタ領域とをそれぞれ分離するようなパターンの
レジスト４０を絶縁分離層３０の上に被着させる（第１
図（ａ）参照）。
チャネルのトランジスタを形成すべき部分にＰ十拡散領
域２０を形成する。次に、ＳｉＯ２からなる絶縁分離層
３０を半導体基板１０の表面に堆積させる。その後、前
記Ｐ十拡散領域２０と新たに形成すべきＮチャネルのト
ランジスタ領域とをそれぞれ分離するようなパターンの
レジスト４０を絶縁分離層３０の上に被着させる（第１
図（ａ）参照）。
■ 前記レジスト４０をマスクとして絶縁分離層３０を
エツチングする。その後、前記残余のレジスト４０を除
去する（第１図（ｂ）参照）。
エツチングする。その後、前記残余のレジスト４０を除
去する（第１図（ｂ）参照）。
■ この半導体基板１０をエピタキシャル成長させるこ
とによりエピタキシャル層５０を形成する。なお、絶縁
分離Ｆｆ３０のない部分のみがエピタキシャル成長され
る一方、Ｐ十拡散領域２０も拡散される。
とによりエピタキシャル層５０を形成する。なお、絶縁
分離Ｆｆ３０のない部分のみがエピタキシャル成長され
る一方、Ｐ十拡散領域２０も拡散される。
このとき、エピタキシャル層５０が絶縁分離Ｗ１３０よ
りも厚くなるから、前記絶縁分離層３０とエピタキシャ
ル層５０とを表面ポリッシュしてそれぞれ同一高さにせ
しめる（第１図（Ｃ）参照）。
りも厚くなるから、前記絶縁分離層３０とエピタキシャ
ル層５０とを表面ポリッシュしてそれぞれ同一高さにせ
しめる（第１図（Ｃ）参照）。
■ Ｐ十拡散領域２０のあるエピタキシャル層５０以外
の部分にレジスト６０を被着する（第１図（ｄ）参照）
。このレジスト６０をマスクとしてＰ型不純物（例えば
ボロン）をイオン注入し、しかる後、アニールすること
によりＰウェル領域５０′を形成する（第１図（Ｐａｌ
参照）。
の部分にレジスト６０を被着する（第１図（ｄ）参照）
。このレジスト６０をマスクとしてＰ型不純物（例えば
ボロン）をイオン注入し、しかる後、アニールすること
によりＰウェル領域５０′を形成する（第１図（Ｐａｌ
参照）。
以下通常のＣＭＯ３構造の集積回路を形成する工程を行
う。
う。
なお、上記実施例において、絶縁分離１３０は多結晶の
ものであればよく、例えばポリシリコン等でも好ましい
。
ものであればよく、例えばポリシリコン等でも好ましい
。
また、上記実施例ではＣＭＯ３構造の集積回路の場合を
例にとって説明したが、この発明はこれに限定されず、
バイポーラ構造の集積回路等の素子分離にも用いられる
ことは勿論である。
例にとって説明したが、この発明はこれに限定されず、
バイポーラ構造の集積回路等の素子分離にも用いられる
ことは勿論である。
（へ）効果
この発明は上記詳説したように、まず、半導体基板の主
表面に所望形状の絶縁分離層を形成し、その後、前記各
絶縁分離層間にエピタキシャル層を成長させているから
、従来用いられる選択酸化技術と比較して簡便な工程と
なり、しかも素子を高密度にレイアウトすることができ
る。
表面に所望形状の絶縁分離層を形成し、その後、前記各
絶縁分離層間にエピタキシャル層を成長させているから
、従来用いられる選択酸化技術と比較して簡便な工程と
なり、しかも素子を高密度にレイアウトすることができ
る。
また、上記実施例においては、本発明の効果と別異の効
果を得ることができる。即ち、ＣＭＯＳ形成時において
、各素子が絶縁分離層でもって完全に電気絶縁されてい
るから、チャンネルス）７パーを形成する必要がなくな
る。更に、Ｐウェル層の濃度が深さ方向に高くなるプロ
ファイルとなるから、ラッチアップにも強い構造にでき
る。
果を得ることができる。即ち、ＣＭＯＳ形成時において
、各素子が絶縁分離層でもって完全に電気絶縁されてい
るから、チャンネルス）７パーを形成する必要がなくな
る。更に、Ｐウェル層の濃度が深さ方向に高くなるプロ
ファイルとなるから、ラッチアップにも強い構造にでき
る。
第１図はこの発明に係る半導体装置の製造方法の一実施
例を示す断面説明図である。 １０・・・半導体基板、３０・・・絶縁分離層、５０・
・・エピタキシャル層。
例を示す断面説明図である。 １０・・・半導体基板、３０・・・絶縁分離層、５０・
・・エピタキシャル層。
Claims (1)
- （１）半導体基板の主表面に所望パターンの絶縁分離層
を形成する工程と、 前記半導体基板をエピタキシャル成長させることにより
、前記絶縁分離層のない部分にエピタキシャル層を形成
する工程とを具備したことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60051290A JPS61208844A (ja) | 1985-03-13 | 1985-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60051290A JPS61208844A (ja) | 1985-03-13 | 1985-03-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61208844A true JPS61208844A (ja) | 1986-09-17 |
Family
ID=12882790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60051290A Pending JPS61208844A (ja) | 1985-03-13 | 1985-03-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208844A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59129439A (ja) * | 1983-01-14 | 1984-07-25 | Nec Corp | 半導体装置用基板の製造方法 |
| JPS6015975A (ja) * | 1984-06-21 | 1985-01-26 | ア−ルシ−エ− コ−ポレ−ション | Ｍｏｓｆｅｔを製造する方法 |
-
1985
- 1985-03-13 JP JP60051290A patent/JPS61208844A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59129439A (ja) * | 1983-01-14 | 1984-07-25 | Nec Corp | 半導体装置用基板の製造方法 |
| JPS6015975A (ja) * | 1984-06-21 | 1985-01-26 | ア−ルシ−エ− コ−ポレ−ション | Ｍｏｓｆｅｔを製造する方法 |
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