JPS6120889B2

JPS6120889B2 -

Info

Publication number: JPS6120889B2
Application number: JP54046460A
Authority: JP
Inventors: Katsuteru Nagafuku; Kazunobu Mimura; Yasuyuki Okada
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-04-16
Filing date: 1979-04-16
Publication date: 1986-05-24
Also published as: US4301514A; JPS55138156A

Description

【発明の詳細な説明】本発明は、情報処理装置に関し、特に汎用レジ
スタ群を格納するローカル・ストレージの構成お
よびその制御に関するものである。

情報処理装置には、ICメモリ等により構成さ
れたローカル・ストレージが設けられ、複数個の
汎用レジスタ、浮動小数点レジスタ、制御レジス
タおよびその他のワーク・レジスタ等に分割され
て使用される。

このうち、汎用レジスタは、16個格納され、イ
ンデツクス・レジスタあるいはベース・レジスタ
としてアドレスの修飾、演算等に使用され、また
はオペランド・レジスタとして固定小数点演算あ
るいは論理演算等に使用される。使用する際に
は、命令語のＲフイールド（４ビツト）を１つ以
上用いて指定すればよい。

汎用レジスタは、いずれも32ビツト（１ワー
ド）の長さを具備し、命令によつて２つ連続して
64ビツト長で使用することもできる。

また、浮動小数点レジスタは、64ビツト長を具
備しており、浮動小数点演算に用いられる。

制御レジスタは、32ビツト長を具備しており、
機能、動作の指定およびその機能に必要な情報を
与えるために用いられる。このように、論理的な
１語が４バイト（32ビツト）の処理装置では、演
算器、汎用レジスタ類、汎用レジスタ用のメモ
リ、バス幅を４バイトで実現するのが普通である
が、小形機等では、コスト低減のために、演算
器、汎用レジスタ用メモリ、バス幅を２バイト
（16ビツト）で実現することがよく行われる。こ
の場合、１つの命令で扱われる論理的なデータ形
式（１語）が４バイトであるから、命令を実行す
るための演算サイクルは４バイトマシンが１サイ
クルで済むところを、２バイトマシンでは、２サ
イクル必要になり、性能面での低下が起こる。

また、通常の計算機では、２進数やコード情報
も、メモリをアクセスするためのアドレス情報も
全く区別することなく、同じ扱いが必要である。
すなわち、アドレス空間が最大1MB（メガバイ
ト…20ビツトで表示できる空間）の２バイトマシ
ンでは、例えば、レジスタ内のアドレス情報は、
２バイト幅のレジスタメモリの２ワードにわたつ
てｎ番地の下４ビツトとｎ＋１番地の16ビツトに
合計20ビツトの形で格納されているので、ブラン
チ命令のようなアドレス情報のみしか扱わない命
令でも、レジスタメモリを２回（ｎ＋１とｎ番
地）に別けて読み出したり、書き込んだりする必
要がある。

第１図は、従来の情報処理装置（２ビツトマシ
ン）のブロツク図である。

ローカル・ストレージ１２は、汎用レジスタ群
を格納するため、通常、１ワード・16ビツトで
128ワード程度のメモリ構造になつており、32ビ
ツト長の汎用レジスタは２ワードごとに格納され
ている。

情報処理装置では、レジスタ相互間でデータの
授受が行われるが、これらのデータはローカル・
ストレージ１２からそれぞれ入力バス１３に読出
され、ワーク・レジスタ１５，１６にセツトされ
た後、演算器１１で演算されてその結果が出力バ
ス１４を経てローカル・ストレージ１２の指定さ
れたレジスタに書込まれる。

この場合に授受されるデータ幅は、第１図に示
すように、すべて16ビツトである。

ところで、情報処理装置において扱われる最大
のアドレス空間が64Kバイト以内であれば、それ
を表示するためには16ビツトのアドレス情報で十
分であるが、64Kバイトを越えたアドレス空間を
有する情報処理装置では、それを表示するために
は17ビツト幅以上のアドレス情報が必要である。

例えば、1Mバイトのアドレス空間を表示する
ためには、20ビツト幅のアドレス情報が必要とな
る。

また、通常の情報処理装置では、これらのアド
レス情報とともに固定小数点等の通常のデータ情
報も、同一の汎用レジスタに格納されて、同じ取
扱いを受ける。

したがつて、従来、第１図の情報処理装置にお
いて、アドレス空間が64Kバイトを越えて、例え
ば1Mバイトになつた場合、汎用レジスタ内の20
ビツトのオペランド・アドレスを計算して格納す
る際、16ビツトの演算サイクル１回だけではビツ
ト数が不足するので、20ビツト中の下位16ビツト
を第１のマシン・サイクルで演算してその結果を
レジスタに格納した後、上位４ビツトのためのさ
らに第２のマシン・サイクルを使用して演算し、
その結果を前と同一レジスタに格納している。

したがつて、アドレス演算のために２マシン・
サイクル以上が必要となり、性能が低下するとい
う問題がある。そして、性能を向上させるため、
例えば演算器１１およびローカル・ストレージ１
２の幅をそれぞれ32ビツト（２ワード）あるいは
24ビツト（1.5ワード）にすることもできるが、
これでは装置規模が大きすぎるという問題が生じ
る。

本発明の目的は、これらの問題を解決するた
め、装置の規模を増大することなく、アドレス演
算を１マシン・サイクルで実行して処理時間を短
縮し、性能を向上できる情報処理装置を提供する
ことにある。

本発明による情報処理装置は、アドレス空間を
表示するために必要なだけのビツト幅を備えたロ
ーカル・ストレージと演算器、およびこの演算器
の出力をデータのときとアドレスのときとで切替
えてローカル・ストレージに書込むための切替セ
レクタ回路を設けることを特徴としている。

以下、本発明の実施例を、図面により説明す
る。

第２図は、本発明による情報処理装置のブロツ
ク構成図である。

この情報処理装置では、アドレス空間が最大
1Mバイトであり、かつ32ビツト（１ワード）長
の汎用レジスタ等がローカル・ストレージ２２に
格納されている。

ローカル・ストレージ２２、演算器２１、入力
データ・バス２３、および出力データ・バス３４
の各データ幅は、1Mバイトのアドレス空間を表
示するために十分なビツト数（20ビツト）にされ
る（2²⁰＝1Mバイト）。

ここで、入力データ・バス２３は、４ビツトの
データ・バスＤ―BUS（１，４〜７）２３１
と、それぞれ８ビツトのデータ・バスＤ―BUS
（20〜７）２３２、Ｄ―BUS（３，０〜７）２３
３から構成され、また出力データ・バス２４は、
４ビツトのデータ・バスＹ―BUS（１，４〜
７）２４１と８ビツトのデータ・バスＹ―BUS
（２，０〜７）２４２と、それぞれ４ビツトのデ
ータ・バスＹ―BUS（３，０〜３）２４３、Ｙ
―BUS（３，４〜７）２４４から構成されてい
る。また、切替セレクタ回路２５は、ローカル・
ストレージ２２内の値をデータとして扱うとき、
アドレスとして扱うときとで切替えるための４ビ
ツト・セレクタである。

さらに、ワーク・レジスタ２６，２７は、入力
データ・バス２３１，２３２，２３３からそれぞ
れ４ビツト、８ビツト、８ビツトのデータを受取
り、演算器２１に入力する。

ローカル・ストレージ２２内の汎用レジスタ
は、２番地ごとに格納されており、例えば汎用レ
ジスタGPRAは番地ｎとｎ＋１に、汎用レジスタ
GPRBは番地ｍとｍ＋１にそれぞれ格納される。

第３図は、第２図におけるローカル・ストレー
ジ内の汎用レジスタの格納状態図である。

１ワードの汎用レジスタＪが番地ｉとｉ＋１の
２番地に格納されている。

ここで、B₀〜B₁₉は、ローカル・ストレージ２
２のビツト位置を示している。

第３図から明らかなように、ローカル・ストレ
ージ２２のｉ番地のビツト位置B₄〜B₁₁，B₁₂〜
B₁₉にはそれぞれ汎用レジスタＪのバイト０、バ
イト１が格納され、ローカル・ストレージ２２の
ｉ＋１番地のビツト位置B₄〜B₁₁，B₁₂〜B₁₉には
それぞれ汎用レジスタＪのバイト２、バイト３が
格納されている。

さらに、ローカル・ストレージ２２のｉ＋１番
地のビツト位置B₀〜B₃には、汎用レジスタＪの
バイト１のビツト４〜７と同一内容が格納されて
いる。このように、本発明では、ｎ番地のビツト
位置B₁₆〜B₁₉とｎ＋１番地のビツト位置B₀〜B₃と
が同一内容になつている点に特質がある。これに
より、例えば、Add Reg Ａ，Ｂ（ともに４バイ
トのレジスタＡとＢの内容を加算せよ）の命令処
理では、ｎとｎ＋１番地へ２サイクルかけて読み
書きが必要であり、処理装置は従来の２バイトマ
シンと同じであるが、Ｂ(A)…（レジスタＡの内容
で示されるアドレスにブランチせよ）の命令処理
では、従来の２バイトマシンによればｎとｎ＋１
番地の２回読み出しが必要であるところを、本発
明によると、一部が重複して書き込まれているの
で１回の読み出しで済むことになり、読み出しサ
イクルが１回減ることによつて高速化が実現でき
る。一般のプログラムでは、ブランチ命令のよう
なアドレス系の命令の占める比率は比較的高いの
で、この部分の高速化が可能になると全体として
相当の高速処理が実現でき、比較的少ないコスト
増で大きな性能向上が期待できる。

なお、他の汎用レジスタについても、第３図と
全く同一状態でローカル・ストレージ２２にそれ
ぞれ格納されている。

第４図は、本発明によるアドレス演算処理の動
作説明図であり、第５図は第４図で用いるアドレ
ス演算のための命令語形式の説明図である。

本発明による情報処理装置では、通常のオペラ
ンド（32ビツト長）の演算の場合には、従来と同
じように２マシン・サイクルで処理されるが、ア
ドレス（20ビツト長）の演算の場合には、従来よ
り高速の１マシン・サイクルで処理することがで
きる。

例えば、第５図に示すようにPX形式の命令語
では、命令コードOPにより第１オペランドと第
２オペランドの演算あるいはその他の制御が指示
され、R₁で指定された汎用レジスタの内容が第
１オペランドとなり、第２オペランドはＸ，Ｂで
示される汎用レジスタの内容とＤ（デイスプレー
スメント）を加えて得られるアドレスで指定され
る。

第５図に示す命令を実行する場合、従来の装置
（２バイト・マシン）では、ローカル・ストレー
ジ１２から16ビツトずつ読出して演算器１１で加
算を行い、出力データ・バス１４を経てストレー
ジ・アドレス・レジスタ１７にセツトした後、次
のサイクルでローカル・ストレージ１２から残り
の４ビツトずつを読出して加算し、ストレージ・
アドレス・レジスタ１７にセツトすることによ
り、メイン・ストレージ１８から読出されるオペ
ランドの番地、あるいは分岐される番地が用意さ
れる。

これに対して、本発明では、ローカル・ストレ
ージ２２のＸ，Ｂで示される汎用レジスタの内容
を20ビツトずつ読出して演算器２１でＤとともに
加算し、出力データ・バス２４を経由してストレ
ージ・アドレス・レジスタ１７にセツトするの
で、20ビツトのアドレスが１サイクルで用意さ
れ、このアドレスをデコーダ１９でデコードする
ことにより、メイン・ストレージ１８に直ちにア
クセスできる。

次に、第２図に示す汎用レジスタGPRAと
GPRBの内容をそれぞれオペランド・アドレスと
してアドレス演算し、その結果を汎用レジスタ
GPRAに格納する場合を詳細に説明する。

勿論アドレス空間が最大1Mバイトであるか
ら、汎用レジスタ（32ビツト長）の下20ビツトの
みを演算すればよい。

先ず、マシン・サイクルの第１ステージで汎用
レジスタGPRAの下20ビツトがローカル・ストレ
ージ２２のｎ＋１番地のビツト位置B₀〜B₁₉から
読出され、ワーク・レジスタ２６にセツトされ
る。第２ステージでは同じようにして汎用レジス
タGPRBの下20ビツトが読出されワーク・レジス
タ２７にセツトされる。

第３ステージではそれらが演算器２１で演算さ
れて、その結果がローカル・ストレージ２２のｎ
＋１番地のビツト位置B₀〜B₁₉に格納される。

このとき、ビツト位置B₀〜B₃については、セ
レクタ２５により出力バス２４の上位４ビツト２
４１が選択されるように制御される（書込タイプ
１）、なお、この書込タイプ１（B₀〜B₁₉への書込
み）のマイクロ命令は、第５図に示す命令のよう
うに、アドレス情報をインデツクスレジスタＸ、
ベースレジスタＢとデイスプレースメントＤとを
加算合成する場合に、レジスタメモリ上のワーク
エリア(W)に一旦途中結果を格納するために必要
である。すなわち、 Step1 (X)＋Ｂ→Ｗ Step2 (W)＋Ｄ→SAR Step3 （SAR）でメモリアクセスここで、レジスタメモリ上の空エリアを使つて
ワークレジスタとして使用することは通常の計算
機で行われているので、本実施例でも、これを前
提にして行うと、書込タイプ１と書込み２が必須
になり、第２図の切替セレクタ回路２５が必要と
なる。

このように、アドレス演算では、１マシン・サ
イクルのみで必要十分な結果が得られることにな
る。

これに対して、オペランド演算の場合、例えば
汎用レジスタGPRAとGPRBの４バイトの内容を
論理演算して、その結果を汎用レジスタGPRAに
格納する動作は、次のようになる。

第１のマシン・サイクルでは、第１ステージで
汎用レジスタGPRAのバイト２，３がローカル・
ストレージ２２のｎ＋１番地のビツト位置B₄〜
B₁₉から読出され、ワーク・レジスタ２６にセツ
トされる。

第２ステージでは、同じようにして、汎用レジ
スタGPRBのバイト２，３が読出され、ワーク・
レジスタ２７にセツトされる。

第３ステージでは、それらが演算器２１で論理
演算され、その結果がローカル・ストレージ２２
のｎ＋１番地のビツト位置B₀〜B₁₉に格納される
（書込タイプ１）。

第２のマシン・サイクルでは、第１ステージで
ローカル・ストレージ２２のｎ番地から汎用レジ
スタGPRAのバイト０，１が読出され、第２ステ
ージで汎用レジスタGPRBのバイト０，１が読出
されて、第３ステージでは演算器２１で演算され
た結果がローカル・ストレージ２２のｎ番地のビ
ツト位置B₄〜B₁₉に格納される。

そしてこのとき、ローカル・ストレージ２２の
ｎ＋１番地のビツト位置B₀〜B₃には、ビツト位
置B₁₆〜B₁₉と同じ内容が同時に書込まれる。

すなわち、このときは、セレクタ２５は出力デ
ータ・バス２４の下４ビツト２４４を選択してい
る（書込タイプ２）。

このようにして、演算された４バイトの結果
が、第３図に示すような状態で格納されることに
なる。

なお、これらの諸制御は、すべてマイクロ・プ
ログラム等の論理回路により簡単に実現される。

第６図は、本発明によるローカル・ストレー
ジ・レジスタの書込みデータ・フオーマツト図で
ある。

第６図ａは書込みタイプ１を示しており、奇数
アドレスへ出力データ・バスＹ―BUSのバイト
１の４〜７ビツトとバイト２の０〜７ビツトとバ
イト３の０〜７ビツトの内容が書込まれる。

第６図ｂは書込みタイプ２を示しており、偶数
アドレスを指定した場合に、出力データ・バスＹ
―BUSのバイト２の０〜７ビツトとバイト３の
０〜７ビツトの内容が偶数アドレスに書込まれ、
かつバイト３の４〜７ビツトの内容が奇数アドレ
スのアドレス専用エリアに重複して書込まれる。

これに対して、読出しの場合には、指定された
アドレスのデータ20ビツトがそのまま入力デー
タ・バスＤ―BUSに出力される。なお、第６図
ｂの書込タイプ２を１サイクルで実現するには、
ローカル・ストレージの半導体メモリのアドレス
線を、第６図ｃに示すように配線すれば、簡単に
実現できる。ここで、LSARは、ICメモリをアク
セスするための制御用アドレスレジスタで、IC
メモリの全アドレスを指定するためｎビツト必要
である。また、OR回路は、ICメモリの上位４ビ
ツト（LM1）のバンクを常に奇数アドレスでア
クセスするため、２^n-1〜2⁰のアドレス線のう
ち、2⁰ビツト線のみ＋１固定するためのOR回路
である。第６図ｃの回路により、LSARが2m
（偶数）を指定しても、バンクLM1へは2m＋１
か、バンクLM2，LM3へは2mでアクセス可能と
なる。

以上説明したように、本発明によれば、アドレ
ス空間を表示するために必要なだけのビツト幅を
ローカル・ストレージ、演算器等に備え、かつマ
イクロ・プログラムによりセレクタ回路を切替え
てデータとアドレスとを切分けて制御するので、
命令アドレスの演算、オペランド・アドレスの演
算は１マシン・サイクルで処理され、演算に要す
る処理時間が短縮される。

したがつて、処理装置の規模を増大させること
なく、性能の向上を計ることができる。

【図面の簡単な説明】

第１図は従来の情報処理装置のブロツク図、第
２図は本発明の実施例を示す情報処理装置のブロ
ツク図、第３図は第２図におけるローカル・スト
レージ内の汎用レジスタの格納状態図、第４図は
本発明によるアドレス演算処理の動作説明図、第
５図は第４図で用いられるアドレス演算のための
命立語形式の説明図、第６図は本発明によるロー
カル・ストレージ・レジスタの書込みデータ・フ
オーマツト図である。１１，２１…演算器、１２，２２…ローカル・
ストレージ、１３，２３…入力データ・バス、１
４，２４…出力データ・バス、１５，１６，２
６，２７…ワーク・レジスタ、２５…セレクタ回
路、２３１〜２３３…入力データ・バスの要素、
２４１〜２４４…出力データ・バスの要素、１７
…ストレージ・アドレス・レジスタ、１８…メイ
ン・ストレージ、１９…アドレス・デコーダ。

Claims

【特許請求の範囲】

１汎用レジスタや処理に必要なワークレジスタ
等のレジスタ群を格納するローカル・ストレージ
と該ローカル・ストレージの出力を演算する演算
器を有する情報処理装置において、アドレス空間
を表示するために必要なだけのビツト幅を備えた
ローカル・ストレージと演算器、および該演算器
の出力をデータのときのアドレスのときとで切換
えて前記ローカル・ストレージに書き込むための
切換セレクタ回路を設け、該切換セレクタ回路は
前記ローカル・ストレージの特定アドレスが指定
されたときのみ、一部のデータを次のアドレスに
も重複して書き込むように経路を切換えることを
特徴とする情報処理装置。