JPS61214818A - デジタル位相ロツクド・ル−プ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 本発明の一実施例構成（第２図） 現動作クロック対応判定 回路動作説明図（第３図） タイムチャート（第４図） データ入力の場合の実施例（第５図） 保護カウンタをもつ実施例（第６図） 発明の効果 〔概要〕 マスタクロツタを１　／　ｎ分周したクロックから。

位相の異なる複数個のクロックを作成し、このクロック
を用いて外部から入力されるデータクロツタとの位相調
整を行い、精度の向上を計るものである。

〔産業上の利用分野〕

本発明は、デジタル位相ロックド・ループ回路。

特に位相角でπ／２の位相差をもつ所の２例えば４個あ
るいはそれ以上の動作クロックの１つを現動作クロック
として選択的に切換え得るようにしたデジタル位相ロッ
クド・ループ回路に関する。

〔従来の技術〕

従来、デジタル位相ロックド・ループ回路（以下ＤＰＬ
Ｌと略す）における位相調整に当っては。

動作クロックとして互に位相がπだけずれた２つのクロ
ックを使用し、これらを切換えるようにしていた。即ち
、進みへの調整に当っては、上記動作クロックの一方か
ら他方へ切換えるようにし。

また遅れへの調整に当っては、動作クロックを切換える
と共に切換えた動作クロックにおいて切換直後の１個を
取り除くようにしていた。

〔発明が解決しようとする問題点〕

しかし、このような従来のＤＰＬＬにおいては。

上記動作クロックの位相角πを単位として行われること
となり、データ通信速度の高速化にともなって、より高
精度での位相調整を行うことが望まれる。

本発明は上記の点を解決することを目的としている。

〔問題点を解決するための手段〕

第１図は。本発明の原理ブロック図である。

本発明のＤＰＬＬ回路は、マスタ・クロック（１００）
を分周した少なくとも位相角でπ／２以下のずれを有す
る複数個のクロックを生成する分周回路（１０１）と。

該分周回路（１０１）によって生成された複数個のクロ
ックのうち現在選択されている現動作クロックに対応す
るものを基準として、進み位相および遅れ位相をもつ複
数個の動作クロックを生成する位相制御回路（１０２）
と。

上記複数個の動作クロックの１つを選択して。

上記現動作クロックを出力する切換回路（１０３）と。

上記現動作クロックを分周してデータクロック周波数と
一敗させるとともに位相を異にする複数個の内部クロッ
クを生成する周波数調整回路（１０４）と。

上記複数個の内部クロックとデータクロックとの位相と
を比較して該切換回路（１０３）への切換指示信号を出
力する比較回路（１０５）とを備えている。

〔作用〕

選択された現動作クロックを基準として９位相の進んだ
複数のクロックと位相の遅れた複数のクロックを生成し
、これらのクロックの中からデータクロックと最も位相
の適合したクロックを選択するようにしており、高精度
の位相制御が可能となる。

〔実施例〕

以下９本発明の一実施例を図面を参照しつつ説明する。

第２図は本発明の一実施例を示すＤＰＬＬ回路である。

この実施例では位相角がＯ３π／２．π。

３π／２の４個のクロックをもつ場合の一例を示してい
る。

図中の符号（１）はラッチ、　（２）はデコーダ。

（３）はラッチ、　（４）は切換回路であって図示の場
合には５−ＩＳＥＬにて構成され本発明にいう現動作ク
ロックを切換えるもの、　（５）はマスタ・クロック源
、（６）は１／２分周回路であって上記位相角が０９　
π／２．π、３π／２の４個のクロックをつくるもの、
　　（７）、　　（８）、　　（９）は夫々選択回路で
あって上記現動作クロ・ツクを基準として当該基準に対
して位相角がπ／２．π。

３π／２のずれをもつものを生成するもの、（１０）は
現動作クロック対応判定回路であって上記位相角Ｏ１π
／２．π、３π／２の４個のクロ・ツクのいずれが現動
作クロックに対応するかを判定するもの、　　（１１）
は分周回路であって現動作クロックを分周して内部クロ
ックに該当する周波数に逓減するもの、　　（１２）は
内部クロック位相シフト回路であって互に位相角でπ／
２のずれをもつ複数個の内部クロックを生成するもの、
（１３）は切換直後制御回路であって上記選択回路（７
）、　　（８）、　　（９）の出力から遅れ位相クロッ
クをつくるためのもの、　　（１４）は切換時検出回路
であって現動作クロックが切換えられた直後に１個分の
クロックを取り除く動作を行わせる信号を生成するもの
を夫々表している。

第２図図示入力端子には外部より入力されるデータ用ク
ロックが供給される。該クロックは後述する現内部デー
タ用クロックに対して一触には成る程度の位相差を持っ
ている。データ用人力クロックを入力とするラッチ（１
）にて、内部データ用クロックでラッチされ、ランチ（
１）の出力４本は１位相差の情報となりデコーダ（２）
に入る。

デコーダ（２）の出力は、後述する内部の５本の動作ク
ロックの１本を選ぶ選択信号となり、ランチ（３）に読
み込まれる。その選択信号は、切換回路（４）のコント
ロール信号として使われ、５本の上記動作クロックのう
ちの１つを選ぶ。該選ばれた現動作クロックにもとづい
て、現内部クロックとして位相調整が行われた装置内の
データ用のクロックとなり、入力端子に供給された外部
からのデータ用入力クロックに位相同期されたものとな
る。即ちＰＬＬ機能をはたすものとなる。

分周回路（１１）は、切換回路（４）で選ばれている現
動作クロックを分周し゛乙外部からのデータ用人力クロ
ックと同速度の内部クロックを発生している。シフトレ
ジスタよりなる内部クロック位相シフト回路（１２）は
内部クロックを現動作クロックにてシフトさせて複数個
の内部多口ツクを発生する。

選択回路（７）は現動作クロックよりもπ／２ずれたも
のを選択し１選択回路（８）は現動作クロックよりもπ
ずれたものを選択し９選択回路（９）は３π／２ずれた
ものを選択する。これらの出力は切換直後制御回路（１
３）に入り、現動作クロックの切換えの時に夫々の出力
における１個のパルスを抜かれて、それぞれ３／２π、
π、１／２πの遅れクロックを発生し、切換回路（４）
に入力される。また選択回路（８）や（９）から１／２
π、πの進みクロックが夫々切換回路（４）に入力され
ている。

このようにして、３／２π、π、１／２πの遅れクロッ
クと１／２π、πの進みクロックとを動作クロックとし
て切換回路（４）に供給し、切換回路（４）はこれらを
選択することによって１つの現動作クロックを選択し、
１／２πずつを単位として位相調整ができるようになり
、高精度のＰＬＬが実現される。

切換時検出回路（１４）はクロックを遅らせるときに必
要なりロック禁止パルスを発生する回路であり、切換回
路（４）における切換えが行われた直後にクロック禁止
パルスを発生して、切換直後制御回路（１３）に供給す
る。

分周回路（６）は、マスタ・クロック源（５）からのク
ロックを１／２の周波数にし、４つの位相のクロックを
発生している。

現動作クロック対応判定回路（１０）は、切換回路（４
）において選択されている現動作クロックが２分周回路
（，６）からのＯ１π／２．π、３π／２の４個のクロ
ックのうちのいずれに対応しているかを判定する。そし
て所定のタイミング時に当該判定結果を１選択回路（７
）、　　（８）、　　（９）に供給し、当該切換えられ
た現動作クロックを基準とした形で、上述の３π／２の
遅れ、πの遅れ、π／２の遅れ、π／２の進み、πの進
みの５個の動作クロックを生成せしめるトリガを与える
。

現動作クロック対応判定回路（１０）は、第２図図示の
如く、２つのラッチ（１０−１）と（ｌＯ−２）とで構
成されていることが判る。

分周回路（６）は、第３図における現動作クロック対応
判定回路動作説明図に示す如く、０．π／２．π、３π
／２の４つのクロックを発生している。そしてラッチ（
１０−１）は、現動作クロックによって上記４つのクロ
ックを夫々ラッチする。このために、現動作クロックに
対応しているクロック、即ち第３図図示の場合にはπ／
２相のクロックに対応して、論理「０」がラッチされる
。

当該ラッチ（１０−１）の４ビツトのデータは。

図示のクロック切換え信号に同期してラッチされ。

選択回路（７）、　　（８）、　　（９）において、当
該切換えられた現動作クロックを基準とした形で。

切換回路（４）に対する５個の動作クロックを生成せし
めるように働く。

また切換時検出回路（１４）は２つのラッチ（１４−１
＞（１４−２）をもち、現動作クロックが切換えられた
直後に１個のクロック禁止パルスを発生する。

第４図は第２図図示の構成における動作を説明するタイ
ムチャートを示している。

図示上部の４つのクロックが分周回路（６）からのクロ
ック群である。

今、切換回路（４）がＯ相に相当するものを現動作クロ
ックとして選択しているとし２次に選択情報により、π
進めるように切換えるとする。このときは、π相の進み
を実現するもので切換え後の先頭パルスをそのまま使用
する形となる。次に切換え点では、π相から１／２π相
へ３π／２遅らせるように切換えており、切換え後の先
頭パルスを禁止し、３／２π相遅らせている。次の切換
点では、１／２π相から０相に切換えて、先頭パルスは
禁止せず、１／２π進めたものとなっている。

このように、切換えたすぐ後の先頭パルスを禁止するこ
とにより、１／２π、３／２πの遅れクロックを得るこ
とができ、また、禁止せずに、１／２π、π相の進みク
ロックを得ることができる。

第５図は他の一実施例を示し、入力端子にデータが入力
される場合のＤＰＬＬを示している。入力がデータの場
合には、同じデータが連続することがあるため立上りの
変化点を見つけることはできない。このために、この場
合には、ラッチ１の出力がａｌｌ　　０″またはａｌｌ
”ｌ”となることがある。このときは、クロックの切換
えを行わずに。

以前使用していた現動作クロックを継続して使う方法を
とるようにしている。そのためにデコーダ（２）出力の
うちのａｌｌ　　“０”、　ａｌｌ　　“１″を検出す
る２本の出力を用いて、そのどちらかの状態になったと
き、ゲート（１５−１）と（１５−２）とでラッチ（３
）に対するクロックを禁止して。

以前のままのラッチ（３）からのセレクト情報を保って
おくようにする。即ちゲート（１５−１）にて、論理Ｏ
Ｒをとりゲート（１５−２）でクロックを禁止する。

第６図は保護カウンタを搭載する場合の他の一実施例を
示す。

図中のデコーダ（２）から進み／遅れの情報を出力し、
　ｕｐ　／ｄｏ畦カウンタ（１５−３）に入力する。こ
のカウンタ（１５−３）は進み／遅れの保護機能をもつ
こととなり保護段数を超えて進み／遅れが連続するとイ
ネーブル解除となり、ゲート（１５−２）から位相切換
クロックがランチ（３）に入り、上述の位相調整が行・
ねれる。

この回路構成であれば、所定範囲を超えて位相ずれが生
じたとき位相調整が行われ、より安定したＤＰＬＬを構
成することが可能となる。

〔発明の効果〕

以上説明した如く１本発明によれば、高精度で位相調整
を行うことができ、かつ現動作クロックが複数個存在す
るクロックのいずれに対応するかをチェックし、常に現
動作クロックを基準とした形での複数個の動作クロック
を用意しておくようにしている。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一
実施例構成、第３図は第２図図示の現動作クロック対応
判定回路動作説明図、第４図は第２図図示構成の動作を
説明するタイムチャート第５図および第６図は夫々本発
明の他の一実施例構成を示す。 図中、　（１）はラッチ、　（２）はデコーダ、　（３
）はラッチ、　（４）は切換回路、１００はマスタ・ク
ロック源、Ｌｏｔは分周回路、１０２は位相制御回路、
１０３は切換回路、１０４は同波数調整回路、１０５は
比較回路である。

Claims (1)

1. 【特許請求の範囲】 マスタ・クロック（１００）を分周した少なくとも位相
   角でπ／２以下のずれを有する複数個のクロックを生成
   する分周回路（１０１）と、該分周回路（１０１）によ
   って生成された複数個のクロックのうち現在選択されて
   いる現動作クロックに対応するものを基準として，進み
   位相および遅れ位相をもつ複数個の動作クロックを生成
   する位相制御回路（１０２）と、 上記複数個の動作クロックの１つを選択して、上記現動
   作クロックを出力する切換回路（１０３）と， 上記現動作クロックを分周してデータクロック周波数と
   一致させるとともに位相を異にする複数個の内部クロッ
   クを生成する周波数調整回路（１０４）と、 上記複数個の内部クロックとデータクロックとの位相と
   を比較して該切換回路（１０３）への切換指示信号を出
   力する比較回路（１０５）とを備えたことを特徴とする
   デジタル位相ロックド・ループ回路。