JPS61211896A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ＣＭＯ５（相補型ＭＯ５＞スタティック型ＲＡＭ　
（ランダム・アクセス・メモリ）の周辺回路の一部にバ
イポーラ型トランジスタを紐み込んで構成された半導体
記憶装置に利用して有効な技術に関するものである。

（背景技術〕 ＣＭＯＳスタティック型ＲＡＭ　（ランダム　アクセス
　メモリ）をＥＣＬ　（エミッタ　カップルド　ロジッ
ク）回路により直接アクセスするようにしたＣＭＯ３−
ＥＣＬコンパチブルＲＡＭが、アイニスニスシー　ダイ
ジェスト　オブ　テクニカル　ペイバーズ（ＩＳＳＣＤ
ＩＧＥＳＴ　ＯＦ　ＴＥＣＨＮＩＣＡＬＰＡｌｌＢ）１
ｓ）誌の１９８２年、２月号、ｐｐ２４８〜２４９によ
って公知である。また、ＣＭＯＳスタティック型ＲＡＭ
の高速化のために、バイポーラ型トランジスタを用いた
ものが特開昭５６−５８１９３号公報、ｌコ経マグロウ
ヒル社１９８４年５月２１日付ｒ日経エレクトロニスク
」頁１９８等により提案されている。このように、ＣＭ
Ｏ５回路とバイポーラ型トランジスタ回路とを組合せた
ＲＡＭが種々提案されている。

本願出願人においては、ＣＭＯＳスタティック型ＲＡＭ
の高速化のために、アドレスバ・２フア、アドレスデコ
ーダ及び入出力回路の一部にバイポーラ型トランジスタ
を組み込んで、その高速化を実現したＲＡＭを既に開発
した。このＲＡＭにおいて、高速動作化のために、バイ
ポーラ型トランジスタを用いた差動増幅回路によってセ
ンスアンプを構成した。このようなセンスアンプにあっ
ては、その出力信号振幅が小さいので、ＣＭＯＳレベル
に変換するレベル変換回路が必要になる。しかしながら
、上記レベル変換回路においては、小さな振幅の信号を
ＣＭＯＳレベルのように大きな振幅の信号に増幅するた
め、比較的大きな直流電流を流すことになって、ＲＡＭ
の消費電流を大きくする原因となる。

〔発明の目的〕

この発明の目的は、高速動作化と低消費電力化を達成し
た半導体集積回路装置を提供することにある。

この発明の他の目的は、ノイズの低減と回路の簡素化を
図った出力回路を含む半導体集積回路装置を提供するこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、比較的小さな信号振幅の相補信号を受けて電
源電圧レベルのような大きな信号振幅の信号を形成する
レベル変換回路として、第１導電型の差動増幅ＭＯＳＦ
ＥＴと、電流ミラー形態にされた第２導電型の負荷ＭＯ
ＳＦＥＴとからなる２組の差動増幅に上記相補信号を互
いに逆相で供給し、その動作電流を共通のパワースイッ
チＭＯＳＦＥＴによって選択的に供給するとともに、上
記２組の差動増幅ＭＯＳＦＥＴのうち、そのドレインが
電流ミラー形態の入力側ＭＯＳＦＥＴのドレインに接続
された差動ＭＯＳＦＥＴのコンダクタンスをそれと対を
なす他方の差動ＭＯＳＦＥＴに比べて小さく設定するも
のである。

〔実施例１〕 第１図には、この発明が適用されるスタティック型ＲＡ
Ｍのブロック図が示されている。同図には、記憶容量が
約６４にビット、出力が４ビツトのＲＡＭの内部構成を
示している。同図において、破線で囲まれた各回路部は
、半導体集積回路技術によって、１個の単結晶シリコン
のような半導体基板上において形成される。

この実施例のスタティック型ＲＡＭは、それぞれが１２
８列（ロウ）Ｘ１２８行（カラム）−１６３８４ビツト
（約１６にビット）の記憶容量を持つ４つのマトリック
ス（メモリアレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４）を有し
、これにより合計で約６４にビットの記憶容量を持つよ
うにされている。複数のメモリセルＭＣを有する各メモ
リアレイＭ−ＡＲＹ１〜メモリアレイＭ−ＡＲＹ４から
所望のメモリセルＭＣを選択するめのアドレス回路は、
アドレスバッファＡＤＢ、　　ロウアドレスデコーダＲ
−ＤＣＲ，カラムアドレスデコーダＣ−ＤＣＲ，カラム
スイッチＣ−３ＷＩ〜Ｃ−３Ｗ４等から構成される。

」二記メモリセルＭＣは、図示しないが、相互において
同じ構成とされており、特に制限されないが、そのデー
１−．ドレ１′フ間が互いに交差結線された一対のＮチ
ャンネル記憶ＭＯＳＦＥＴと、そのＦレインにそれぞれ
設けられた情報保持用抵抗、上記記憶Ｍ　ＯＳ　Ｆ　Ｅ
　Ｔと−・対の相補データ線り。

■との間にそれぞれ設けられたＮチャンネル伝送ゲー１
〜ＭＯＳＦＥＴとで構成されている。上記メモリセルＭ
Ｃは、上記抵抗の接続点に電源電圧Ｖｃｃが供給される
ことによって記憶情報を保持する。

上記抵抗は、記憶情報の保持状態におけるメモリセルＭ
Ｃの消費電力を減少させるため、例えば、数メグオーム
ないし数ギガオームのような高抵抗値にされる。また、
上記抵抗は、メモリセルの占有面積を減少させるため、
例えば、ＭＯＳＦＥＴを形成する半導体載板の表面に比
較的厚い厚さのフィールド絶縁膜を介して形成された比
較的高抵抗のポリシリコン層から構成される。

情報の読み出し／書き込みを扱う信号回路は、特に制限
されないが、データ入力回路ＤＩＢＩ〜ＤＩＢ４．デー
タ出力回路ＤＯＢ−ＤＯＢ４．．センスアンプ５ＡＩ−
５Ａ１６から構成される。

情報の読み出し／書き込み動作を制御するためのタイミ
ング回路は、特に制限されないが、内部制御信号発生回
路ＣＯＭ−ＧＥ、センスアンプ選択回路ＧＳから構成さ
れている。

ロウ系のアドレス選択線（ワード線Ｗ１〜Ｗ１２８）に
は、アドレス信号ＡＯ−Ａ６に基づいて得られる１２８
通りのデコード出力信号がロウデコーダＲ−ＤＣＲより
送出される。このデコード出力信号は、特に制限されな
いが、ロウアドレスデコーダＲ−ＤＣＲを中心にして左
右に配置された２つづつのメモリアレイＭ−ＡＲＹＩ、
Ｍ−ＡＲＹ２とメモリアレイＭ−ＡＲＹ３．Ｍ−ＡＲＹ
４の上記ワード線Ｗ１〜Ｗ１２８に対して共通に供給さ
れる。

カラム系のアドレス選択線Ｙ１〜Ｙ１２８には、アドレ
ス信号Ａ７〜Ａ１３に基づいて得られる１２８通りのデ
コード出力信号がカラムデコーダＣ−ＤＣＲより送出さ
れる。このデコード出力信号は、特に制限されないが、
カラムアトＬ・スデコーダＣ−ＤＣＲを中心にして左右
に配置された２つづつのカラムスイッチＣ−３ＷＩ、Ｃ
−３Ｗ２とＣ−３Ｗ３．Ｃ−３Ｗ４に対して共通に供給
される。

アドレスバッファＡＤＨは、外部端子から供給された一
？トレス信号ＡＯ〜Ａ１３を受け、これに基づいた内部
相補アドレス信号−ａｏ−ａ１３を形成する。なお、内
部相補アドレス信号」−０は、アドレス信号ＡＯと同相
の内部アドレス信号ａＯと、アドレス信号ＡＯに対して
位相反転された内部アドレス信号丁０とに、トリ構成さ
れる。残りの内部相補アドレス信号旦」〜工１３につい
ても同様に、同相の内部アドレス信号ａ１〜，１】３と
位相反転された内部アドレス信号丁１・−丁１３とによ
り構成される。

アドレスバッファＡＤＢによって形成された内部相補ア
ドレス信号ａＯ−１１３のうち、特に制限されないが、
内部相補アドレス信号１７〜１１３は、カラムアドレス
デコーダＣ−ＤＣＲに供給される。カラムアドレスデコ
ーダＣ−ＤＣＲは、これらの内部相補アドレス信号土７
〜ａ１３を解読（デコード）し、デコードによって得ら
れた選択信号（デコード出力信号）を、カラムスイッチ
Ｃ−３ＷＩ〜Ｃ−３Ｗ４内のスイッチ用ＭＯＳＦＥＴ（
絶縁ゲート型電界効果トランジスタ）Ｑ６゜−δ−６〜
Ｑ７．Ｑ７等のゲー１−に供給する。

各メモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４におけるワ
ード線Ｗ１〜Ｗ１２８のうち、外部からのアドレス信号
ＡＯ−Ａ６の組み合わせによって指定された１本のワー
ド線が上述し、たロウアドレスデコーダＲ−ＤＣＲによ
って選択され、上述したカラムアドレスデコーダＣ−Ｄ
ＣＨによって、外部からのアドレス信号Ａ７〜Ａ１３０
組み合わせによって指定された１対の相補データ線が１
２８対の相補データ線のなかから選択される。これによ
り、各メモリアレイＭ　−Ａ　ＲＹ　１〜Ｍ　−Ａ　Ｒ
Ｙ４において、選択されたソー１−線と選択された相補
データ線との交点に配置されたそれぞれ１（ｌｌｉＩの
メモリセルＭＣが選択される。

−に記選択されたメモリセルＭ　Ｃから読め出された記
憶清帳ば、４対のサブ」モン相補データ線ＣＤＩ、面１
−ＣＤ４．正正４のうらの１つに現れる。すなわち、サ
ブコモン相補データ線ＣＤ　１゜（ｊ）ｌ〜ＣＤ４．Ｃ
Ｉ）４は、代表として示されたメモリアレイＭ−ＡＲ’
ｉ’ｌのように、１２８対の相補テ゛−タ線が３２対つ
・つに分割されたメモリブロックＭ　１〜Ｍ４に対応し
ている。センスアンプＳＡＩないしＳＡ４は、」二記分
別されたサブコモン相補データ線ＣＩ）　］、　、　　
ＣＤ　Ｉ　−ＣＩ）　４　、　　ＣＤ　４に対応してそ
れぞれ設けられる。

この様にザブコモン相補データ線ＣＤＩ、ＣＤ１〜ＣＩ
）４．ＣＤ４に分割し、それぞれにセンスアンプＳＡ、
Ｉないり、　Ｓ　Ａ　４を設４Ｊたねらいは、コモン相
；ｌｉｉデータ線の寄生容量壱分割（低減）し、メモリ
セルからの情報読み出し動作の高速化を図ることるある
。

センスアンプ選択回路ＧＳは、」二記アドレス信号Ａ１
２．Ａ１３に基づいて４つの組合せに解読し、センスア
ンプ選択信号ｍ１〜ｍ４を形成する。

上記４ｆｌｌｉｌのセンスアンプＳＡＩ〜ＳＡ４　　（
ＳＡ５〜ＳＡ８、ＳＡ９〜５Ａ１２及び５Ａ１３〜５Ａ
１６）のうち、それぞれカラムスイッチによって選択さ
れた相補データ線に対応した１つのセンスアンプが選択
信号ｍ　１−ｍ　４とタイミング信号ａｓｃによって動
作状態にされ、その出力をコモン相補データ線ＣＤＬ、
ＣＤＬに伝える。

このコモン相補データ線ＣＤＩ４．ＣＤＬは、データ出
力回路ＤＯＢの入力端子とデータ入力回路］）　Ｉ　Ｂ
の出力端子に結合される。なお、書き込め動作にあって
は、上記分割されたサブコモン相補データ線ＣＤＩ、Ｃ
ＤＩ〜ＣＤ４．Ｃ不−４は、書き込み制御信号ｗｅを受
ける伝送ゲー１−　Ｍ　ＯＳ　ＦＥＴＱＩ、酊１〜Ｑ５
．Ｑ５によって短絡させられる。

内部制御信号発生回路ＣＯＭ−ＧＳは、２つの外部制御
信号ＣＳ（チップセレクト信号）、ＷＥ（ライ１−イネ
ーブル信号）を受＆ノて、内部チップ選択信号ｃｓｌ、
ｓａｃ　　（センスアンプ動作タイミング信号）、ｗｅ
（書込み制御信号）、ｄｉｃ（データ入力制御信号）及
びｄｏｃ　（データ出力制御信号）等を送出する。

第２図には、センスアンプＳＡとデータ出力回路Ｄ　Ｏ
１３の一実施例の回路図が示されている。同図において
、チャンネル部分に直線を付したＭＯＳＦＥＴＱＩ　１
等は、ＰチャンネルＭＯＳＦＥＴであり、Ｎチャンネル
ＭＯＳＦＥＴＱＩ　Ｏ等と区別している。このことは、
次に説明する第３図においても同様ある。

センスアンプＳＡは、サブコモン相補データ線ＣＤ、Ｃ
Ｄにベースが結合された差動のバイポーラトランジスタ
Ｔ５．Ｔ６と、その共通エミッタと回路の接地電位点と
の間に設けられ、制御信号ｓａｃ−ｍｉによって選択的
に動作電流を流すＮチャンネルＭＯＳＦＥＴＱ２１とに
より構成される。この差動トランジスタＴ５．Ｔ６のコ
レクタは、コモン相補データ１ｎｌｃＤＬ、ＣＤＬにそ
れぞれ結合される。なお、図示しないが、上記コモン相
補データ線ＣＤＬ、ＣＤＬには、残り３（ｆｌｉｔの同
様なセンスアンプを構成する差動トランジスタのコレク
タも共通に接続される。

上記コモン相補データ線ＣＤＬ、ＣＤＬ４ご現れたセン
スアンプの出力信号は、データ出力回路ＤＯＢの初段回
路ＰＤＯによって、はＷ’ＥＣＬ（エミッタ・カップル
ド・ロジック）のような出力信号に増幅される。上記コ
モン相補データ線ＣＤ　１．　。

ＣＤＬは、ベース接地Ｊ、ＩＩ幅トランジスタＴ７．Ｔ
８のエミッタに結合される。これらのトランジスタＴ７
．Ｔ８の−、−スには、ダイオードＤ１．Ｄ２とその動
作電流を流す定電流源とし７てのＭＯＳＦＥＴＱ２３と
により形成されたバイアス電圧（Ｖｃｃ−２Ｖｆ）が供
給される。なお、Ｖｆは、ダイオードＤｉ、Ｄ２の順方
向電圧である。上記トランジスタＴ７．Ｔ８のエミッタ
と回路の接地電位点との間には、そのバイアス電流を流
す定電流源吉してのＭ　ＯＳ　Ｉ・′Ｙろ”Ｉ”Ｑ２２
．Ｑ２４が設（）られる。そし°ζ、に記１〜ランジス
タＴ７．Ｔ８のコレクタには、負荷抵抗Ｒ１，Ｒ２が設
しノられる。

これらのベース接地型増幅トランジスタＴ’７．Ｔ８の
コレクタ出力は、エミッタフォロワ出力トランジスタＴ
９．”ＦｌｏとＬ・ヘルシソトダイオードＤ３．１）４
を介して次の出力回路ＯＢに伝えられる。

なお、−Ｌ、記出力トランジスタ”］”９．Ｔ１０のエ
ミッタには、定電流負荷としてのＭ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ２５、Ｑ２６が設＆Ｊられる。上記の各定電流源と
して（７）ＭＯＳＦＥＴＱ２２〜Ｑ２６は、特に制限さ
れないが、内部チップ選択信号ｃｓにより選択的に動作
状態にされる。これにより、チップ非選択時に上記ＭＯ
ＳＦＥＴＱ２２〜Ｑ２６をオフ状態にして低消費電力化
を図っ°Ｃいる。

出力回路ＯＢは、パワースイッチＭＯＳＦＥＴによって
選択的に動作状態にされ、電流ミラー形態のアクティブ
負荷回路を持つ差動増幅回路によりレベル変換動作と、
出力イネーブル機能を実現するものである。すなわち、
初段回路ＰＤＯによって形成された上記Ｅ　ＣＬレベル
の相補信号は、一方においてＰチャンネル型の差動増幅
ＭＯＳＦＥＴＱ２８．Ｑ２９のゲーＩ・に供給される。

この差動増幅ＭＯＳＦＥＴＱ２Ｂ、Ｑ２９の共通化され
たソースと電源電圧Ｖｃｃとの間には、動作タイミング
信号ｄｏｃを受けるＰチャンネル型のパワースイッチＭ
ＯＳＦＥＴＱ２７が設りられる。上記差動増幅ＭＯＳＦ
ＥＴＱ２８．Ｑ２９のドレインと回路の接地電位点との
間には、電流ミラー形態にされたＮチャンネル型のアク
ティブ負荷ＭＯＳＦＥＴＱ３１が設けられる。そして、
」二記差動増幅回路の出力であるＭＯＳＦＥＴＱ２９．
Ｑ３１の共通化されたドレインと回路の接地電位点との
間には、上記制御信号ｄｏｃを受けるＮチャンネルＭＯ
ＳＦＥＴＱ３４が設けられる。

上記ＥＣＬレベルの相補信号は、他方において、上記類
似の差動増幅回路（Ｑ３６〜Ｑ４０）の入力に逆相で供
給される。この差動増幅ＭＯＳＦＥＴＱ３６．Ｑ３７の
共通化されたソースには、上記バワース・ｆソチＭＯＳ
ＦＥＴＱ２７から動作電流が共通に供給される。これに
よって、制御信号ｄｏｃがロウレベルならパワースイッ
チＭＯＳＦＥＴＱ２７がオン状態にされて、２つの差動
増幅回路に動作電流を供給するので、２組の差動増幅回
路からは斤いに逆相のＣＭＯＳレベルの出力信列か得ら
れる。一方、制御信号ｄｏｃがハイレベルならパワース
イッチＭＯＳＦＥＴＱ２７がオフ状態にされるので、２
つの差動増幅回路は共に非動作状態にされる。この場合
、上記制御信号ｄ。

ＣのハイレベルによってＮチャンネルＭＯＳＦＥＴＱ３
４．Ｑ４０は共にオン状態にされるので、その出力から
は共にロウレベルの出力信号が得られる。

上記制御信号（１０Ｃがロウレベルのレベル変換動作に
おいて、差動増り＠Ｍｏ５ＦＥｒＱ２ａ、Ｑ２９　　（
Ｑ３６．Ｑ３７）うち、そのドレインが入力端ノミ流ミ
ラーＭＯ３ＦＥ’ｒＱ３０　（Ｑ３　Ｂ）のドレインに
接続された増幅Ｍｏ５ＦＥＴＱ２Ｂ（Ｑ３６）は、その
ゲーｌ−に供給される信号が口ウレベルの時にオン状態
になってロウレベル側の出力信号を形成するＮチャンネ
ルＭＯＳＦＥＴＱ３１（Ｑ３９）のゲートをハイレベル
にするだけの動作電流があればよい。すなわち、上記差
動ＭＯＳＦＥＴＱ２Ｂ　（Ｑ３６）は、そのオン状態に
よって直接ハイレベル側の出力信号を形成する他方の差
動ＭＯＳＦＥＴＱ２９　（Ｑ３７）のように大きな電流
供給能力を必要としない。したがって、パワースイッチ
ＭＯＳＦＥＴＱ２７から供給される動作電流は、その入
牢がハイレベルの出力信号を形成する一方の差動増幅回
路に流れ、残りの微少電流がロウレベルの出力信号を形
成Ｊ−る他方の差動増幅回路に流れるように分配される
。これによって、この実施例の２組の差動増幅回路にお
いては、その動作電流が効率良く出力信号を形成するた
めに使用されるので、低消費電力のもとるこレベル変換
（増幅）動作を行うことができる。

上記２組の差動増幅回路の出力信号は、特に制限されな
いが、外部端子Ｄｏｕｔヘハイレベル出力信号を送出す
るバイポーラ型のＮＰＮＩ−ランジスタにより構成され
たエミッタフォロワ出力トランジスタＴｌｌのベースと
、外部端子Ｄｏｕｔへロウレベルの出力信号を送出する
Ｎチャンネル出力ＭＯＳＦＥＴＱ、４１のゲートに伝え
られる。なお、外部端子Ｄｏｕｔへ送出する出力信号を
］’ＴＬレヘレベに３−るため、上６己トランジスタＴ
ＩＪのエミッタにはレベルシフト用のダイオードＤ５が
設けられる。

上記スクティソク型ＲＡＭの読み出し動作の原ｔａｇを
第２図を参照して次に説明Ｊ−る。

このＭＯＳスタティック型Ｒ型入７〜ＭｉＪる全ての動
作、・つまりアドレス設定動作、読み出し動作、書込み
１１作は一方の列部制御信号ＣＳかロウレベルの期間の
み行われる。この際、他方の夕１部制御信号ＷＥがハイ
レー・ルならば読み出し動作を行い、ロウレ・−・ルな
らば書込み動作をおこなう。

アドレス設定動作は、外部制御信号Ｃ５がロウレベルで
ある場合、この期間に印加されたアドレス信号に基づい
て常に行われる。逆に外部制御信号Ｃ３を？＼・ｒし〜
′ルにし°（おくことによっζ、不確定なアドレス信号
に基づくアドレス設定動作及び読み出し動作を防止でき
る。

外部制御信号Ｃ３がロウレベルになると、ロウデコーダ
Ｒ−ＤＣＲは、この信号に同期したハイレベルの内部制
御信号ｃｓｌを受けて動作を開始する。上記ロウデコー
ダ（兼ワードドライバ）Ｒ−ＤＣＲは７種類の相補アド
レス信号ａＯ・〜互６を解読して１つのワード線を選択
し、これをハイレベルにする。カラムデコーダＣ−ＤＣ
Ｒは、上記同様にハイレベルの内部制御信号ｃｓｌを受
けて動作を開始する。上記カラムデコーダＣ−Ｄ　ＣＲ
は７Ｍ類の相補アドレス信号１７〜ａ１３を解読し°ζ
１対の相補データ線の選択信号をハイレベルにする。

この様にして各メモリアレー（Ｍ−ＡＲＹ１〜Ｍ−ＡＲ
Ｙ４においてそれぞれ１つのメモリセルの選択（アドレ
ス設定）がなされる。

アドレス設定動作によって選択されたメモリセルの情報
は、分割されたサブコモン相補データ線のうちの１つに
送出されセンスアンプで増幅される。この場合、メモリ
アレイＭ−ＡＲＹ１について言えは、４つのセンスアン
プＳＡＩないしＳＡ４のうち、いずれか１つがメモリア
レイ選択信号ｍ１ないしｍ４によって選択され、選択さ
れた１つのセンスアンプのみがハイレベルの内部制御信
号ｓａｃを受けている期間動作する。この様に、４つの
センスアンプ５ＡＩ−５Ａ４のうち、使用する必要のな
い残り３つのセンスアンプを非動作状態とすることによ
り低消費電力化を図ることができる。上記非動作状態の
３つのセンスアンプの出力は、ハイインピーダンス（フ
ローティング）状態とされる。

センスアンプの出力信号は、データ出力回路ＤＯＢによ
り増幅され、出力データＤｏｕｔとしてＩＣ外部へ送出
される。

」二記データ出力回路ＤＯＢは、ロウレベルの制御出力
「τ１−を受けている期間動作する。すなわち、制御信
号ｍ力くロウレベルの時には、差動増幅回路のＰチャン
ネルＭＯＳＦＥＴＱ２７はオン状態に、ＮチャンネルＭ
　ＯＳ　ＦＥ　ＴＱ　３４とＱ４０はオフ状態にされる
。これによって、２組の差動増幅回路の出力にはＣＭＯ
Ｓレベルのハイレベル（Ｉｌｌ　’ＩＩＭ　ｆｉ　圧Ｖ
　ｃｃレベル）とロウレベル（回路の接地電位）とが得
られる。今、トランジスタＴ１１のベースにハイレベル
の増幅出力が供給されると、ＭＯＳＦＥＴＱ４１のゲー
トには逆相のロウレベルが供給れるから、トランジスタ
′ｒ１１はオン状態に、ＭＯＳＦＥＴ’Ｑ４１はオフ状
態になって、出力端子１）ｃ＋＋Ｌへはソ′電源電圧Ｖ
ｃｃ２ＶｆのようなＴＴＬハイレベルの出力信号を送出
する（ここで、２Ｖｆは、Ｉ・ランジスタＴｌｌのベー
ス、エミッタ間電圧とダイオードＤ５の順方向電圧であ
る）。また、ｌ・ランジスタ′ｒ１１のベースにロウレ
ベルの増幅出力が供給されると、ＭＯＳＦＥＴＱ４１の
ゲ・−１−には逆相のハイレベルが供給されるから　１
−ランジスク′ｒｌｌはオフ状態に、ＭＯＳＦＥＴＱ４
１はオン状態になって、出力端子Ｄｏｕｔへは一゛回路
の接地電位のようなロウレベルの出力信号を送出する。

また、上記制御信号ｄｅｃがハ・ｆレベルなら、差動増
幅回路のＰヂャンネルＭＯＳＦＥＴＱ２７゜Ｑ３５はオ
フ状態に、ＮチャンネルＭＯＳＦＥＴＱ３４とＱ４０は
オフ状態にされる。これによって、両増幅出力信号は共
にロウレベルにされるので、上記トランジスタｉ”　１
１とＭＯ５Ｆ’ＥＴＱ４１は共にオフ状態になって、出
力端子Ｄｏｕｔをハイインピーダンス状態にさせる。

なお、書込み動作においては、外部制御信号ＷＥがロウ
レベルになると、これに同期したハイレー・ルの制御信
号ｗｅが第１図にボしたサブコモン相補データ線分割用
ＭＯＳＦＥＴ　（ｕｌ、Ｑｌ　ｉ・・・；Ｑ５．買−５
）に供給され、コモン相補データ線ＣＤ　Ｉ５．ＣＩＪ
Ｌが共通に結合される。一方、データ入力回路ＤＩＢは
、制御信号ｄｉｃを受けている期間、外部からの人力デ
ータ信号Ｄｉｎを増幅Ｌ７．前記共通に結合されたコモ
ン相補データ線対ｅ　１１　Ｌ、　ＣＩ）　Ｌに送出り
る。上記コモン相補データ線対ｃｒ〕ｔ、、ｃｃ＋を上
の入力データ信号は、アドレス設定動作によって定めら
れたメモリセルＭ　（？、　６ご書き込まれる。

〔実施例２〕 第３図には、出力回路の他の一実施例の回路図が示され
ている。この実施例では、上記第２図に示したレベル変
換回路によって駆動される出力回路は、ＰチャンネルＭ
ＯＳＦＥＴＱ４２とＮチャンネルＭＯ８ＦＥＴＱ４１か
らなるＣＭＯ３ｒｆＡ路によって構成される。すなわち
、上記第２図に示したバイポーラ型トランジスタＴｌｌ
に代え、ＰチャンネルＭＯＳＦＥＴＱ４２を用いるもの
である。これによって、ＣＭＯＳレヘルレベルを外部端
子・＼送出することができる。

〔効　果〕

（１）比較的小さな信号振１陥の相補信号をＣＭＯＳレ
ベルのような大きな相補信号にレベル変換する増幅回路
として、共通のパワースイッチＭＯＳＦＥＴによってそ
の動作が制御される２組の差動増幅回路を用い、入力側
の電流ミラー形態の負荷ＭＯＳＦＥＴに接続される方の
差動Ｍ　ＯＳ　ＦＥ　１”のコンダクタンスを小さく設
定することによって、動作電流の大半をハイレベルの出
力信号を形成するために使用できる。これにより、実質
的な消費電流の低減が図られるという効果が得られる。

（２）パワースイッチＭＯＳＦＥＴによって、必要なと
きにのみ増幅回路を動作させることによって、低消費電
力化を図るとともに、トライステート機能を持たせるた
めの論理機能をも実現できる。これによって、回路の簡
素化と低消費電力化とを図ることができるという効果が
得られる。

（３）上記（１）により、レベル変換回路は、パワース
イッチＭＯＳＦＥＴから供給される動作電流によって信
号の遷移速度を設定することができる。これにより、出
力回路を駆動する信号レベルの変化速度を比較的緩やか
にできるから、出力端子に付加される比較的大きな負荷
容量（寄生容量）に対する充電／放電を緩やかに行うこ
とができる。これに応じて、半導体集積回路の内部電源
線に発生するノイズレベルの低減を図ることができると
いう効果が得られる。

（４）パワースイッチＭＯＳＦＥＴが１つのデータ出力
回路に１個で構成できるから、回路の簡素化とその入力
容量を低減させることができる。特に、複数ビットの単
位でアクセスするＲＡＭにあっては、複数個のデータ出
力回路が設けられるので、上記パワースイッチＭＯＳＦ
ＥＴの数の低減により、その制御信号のスイッチングス
ピードの向上が図られ、結果として動作の高速化を図る
ことができろ・という効果が得られる。

以上不発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな・く、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、メモリセル
ＭＣは、抵抗に代えてＰチャンネルＭＯＳＦＥＴを用い
たＣ　Ｍ　ＯＳフリップフロップ回路を用いるものであ
ってもよい。

また、スタティック型１にＡＭを構成する他の周辺回路
の具体的回路構成は、種々の実施形態を採ることができ
る。

〔利用分野〕

この発明は１．スタティック型ＲＡＭの他、比較的小さ
な信号振幅の信号を受けて、比較的小さな信号振幅の相
補信号を電源電圧に従ったレベルの相補出力信号を形成
するレベル変換回路を有する半導体集積回路装置、例え
ばＥ　ＣＬレベルの信号を受りて動作するＣＭＯＳスタ
ティック型ＲＡＭの入力回路等に広く利用できる。

昭１面の簡単な説明 第１図は、この発明の一実施例を示すスタティック型Ｒ
ＡＭのブロック図、 第２図は、そのセンスアンプとデータ出力回路の一実施
例を示す回路図、 第３図は、データ出力回路の他の一実施例を示す回路図
である。

Ｍ−ＡＲＹＩ〜Ｍ−ＡＲＹ４・・メモリアレイ（メモリ
マトリックス）、ＭＣ・・メモリセル、ＧＳ・・センス
アンプ選択回路、Ｃ−ＤＣＲ・・カラムアドレスデコー
ダ、ＳＡＩ〜５Ａ１６・・センスアンプ、ＣＯＭ−ＧＥ
・・内部制御信号発生回路、Ｒ−ＤＣＲ・・ロウアドレ
スデコーダ、ＡＤＨ・・アドレスハソファ、Ｃ−３ＷＩ
〜Ｃ−３Ｗ４・・カラムスイッチ、ＤＩＢＩ　〜ＤＩＢ
４・・データ入力回路、ＤＯＢ　ｌ〜ＤＯＢ４・・デー
タ出力回路

Claims (1)

1. 【特許請求の範囲】 １、比較的小さな信号振幅の相補信号を受け、第１導電
   型により構成された差動形態の増幅ＭＯＳＦＥＴ２８、
   Ｑ２９と、動作タイミング信号に従って上記ＭＯＳＦＥ
   ＴＱ２８、Ｑ２９の共通化されたソースへ動作電流を供
   給する第１導電型のパワースイッチＭＯＳＦＥＴＱ２７
   と、上記増幅ＭＯＳＦＥＴＱ２８、Ｑ２９のドレイン側
   に設けられ、電流ミラー形態にされた第２導電型のアク
   ティブ負荷ＭＯＳＦＥＴＱ３０、Ｑ３１と、上記構成の
   差動増幅回路の出力端子と回路の接地電位点との間に設
   けられ、上記タイミング信号により動作が制御される第
   ２導電型のＭＯＳＦＥＴＱ３４とから成る第１の増幅回
   路と、上記第１の増幅回路と類似の回路により構成され
   、その動作電流が上記パワースイッチＭＯＳＦＥＴＱ２
   ７から供給されるとともにその入力に上記比較的小さな
   信号振幅の相補信号が逆相で供給される第２の増幅回路
   とを含み、上記２組の差動増幅ＭＯＳＦＥＴのうち、そ
   のドレインが電流ミラー形態の入力側ＭＯＳＦＥＴのド
   レインに接続された差動ＭＯＳＦＥＴは、そのコンダク
   タンスがそれと対をなす他方の差動ＭＯＳＦＥＴに比べ
   て小さく設定されるものであることを特徴すとる半導体
   集積回路装置。 ２、上記比較的小さな信号振幅の相補信号は、ＣＭＯＳ
   スタティック型メモリセルの記憶情報を増幅するバイポ
   ーラ型差動トランジスタを含むセンスアンプにより形成
   されたＥＣＬレベルの信号であることを特徴とする第１
   項記載の半導体集積回路装置。 ３、上記２組の増幅回路の出力信号は、外部端子へハイ
   レベルの出力信号を送出するエミッタフォロワ出力トラ
   ンジスタと、外部端子へロウレベルの出力信号を送出す
   る第２導電型の出力ＭＯＳＦＥＴとからなるプッシュプ
   ル出力回路の駆動信号であることを特徴とする特許請求
   の範囲第１又は第２項記載の半導体集積回路装置。