JPS61214657A

JPS61214657A - イメ−ジセンサ

Info

Publication number: JPS61214657A
Application number: JP60054104A
Authority: JP
Inventors: Kazufumi Yamaguchi; 山口　和文; Takahiko Murata; 隆彦村田; Yasunaga Yamamoto; 泰永山本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-03-20
Filing date: 1985-03-20
Publication date: 1986-09-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、原稿情報を高速、高解像度で読み取ることを
可能にした。バイポーラＩＣ技術によるリニアイメージ
センサに関する。

（従来の技術）近時、情報処理機器の進展に伴なって、その入力装置と
してのイメージセンサの重要性が高まっている。

集積回路技術を用い、ＳＬ結晶板上に形成させたイメー
ジセンサとしてはＣＯＤ　（電荷転送素子）イメージセ
ンサ、ＭＯＳイメージセンサがある、一般にイメージセ
ンサは複数個の光検出素子と走査自路からなり、ＣＣＤ
イメージセンサは光検出素子にフォトダイオード（以下
ＰＤと略記する）、走査回路にＣＣＤを用い、ＭＯＳイ
メージセンサは光検出素子にＰＤ、走査回路にＭＯＳト
ランジスタによるシフトレジスタを用いている。これら
は共にＭＯ３集積回路技術を基本とした光検知部と走査
回路部からなり、高解像度ではあるが次のような欠点も
ある。

ＣＣＤイメージセンサの場合、元来、熱的に非平衡状態
にある電荷を信号媒体として用いているため、高温また
は蓄積時間の長い使用条件では暗信号が大きくなり使用
に耐えない。また、縮小結像して読み取る場合には、Ｃ
ＣＤの電荷井戸のサイズが小さく（約７μｍまたは１４
μｍ）、高速走査が可能であるが、等倍像で読み取る場
合、必要とする電荷井戸のサイズは大きく（６０μｍま
たは１２０μｍ）、そのため走査速度は小さくする。ま
た、飽和レベルを大きくするには、電源電圧を高く（Ｉ
ＯＶ以上）しなければならない。一方、　ＭＯＳイメー
ジセンサの場合、やはり高解像度であるが、走査速度は
ＭＯＳシフトレジスタの最高クロック周波数に限界があ
るために小さく、かつ得られる映像信号そのものが小さ
く、走査用デジタル信号の映像信号線への混入によって
、Ｓ／Ｎ比が悪くなる。

昨今、原稿の読み取りスキャナの小形化、高解像度化、
光学系の調節の容易性等のために、原稿を等倍像に読み
取る密着性イメージセンサの開発が盛んである。これに
は、光検出素子の配列ピッチは比較的大きくなるが（例
えば、解像度１６ドツト／ｎｌ１１でピッチ６２．５μ
ｍ、解像度８ドツト／Ｉでピッチ１２５μｍ）、原稿幅
に相当する長尺イメージセンサが必要である。なお、こ
れには、光検知部を薄膜、長尺状で一体化し、その周辺
に走査用ＬＳＩチップを多数マウントしたアモルファス
シリコンイメージセンサや、ＣＣＤイメージセンサを複
数個、千鳥状に基板上に配列させたＣＣＤマルチチップ
イメージセンサ等がある。現状のアモルファスシリコン
イメージセンサは光検知部と走査部が別々のデバイスで
あるため、相互の結線数が多く、信頼性にも問題がある
と考えられる。

ＣＣＤマルチチップイメージセンサは千鳥状配列のため
、読み出し後、ラインの再配列処理が必要なこと、前述
のように、電荷井戸のサイズを大きくする必要性から転
送速度が低下すること、転送りロックラインを含め、駆
動回路の容量負荷が大きくなるという欠点がある。

（発明が解決しようとする問題点）本発明は上述の従来技術の欠点に鑑み、自己走査形イメ
ージセンサとして、高速、高感度、高Ｓ／Ｎで高温での
使用も可能なイメージセンサを提供することを目的とし
、チップ端まで光検出素子を配置したセンサチップを、
基板上へ複数個直線状に配列することによって、密着型
イメージセンサを榎成しようとするものである。

（問題点を解決するための手段）本発明のイメージセンサは基本的にはフォトトランジス
タ（以下、Ｐｈ　Ｔｒと略記する）アレイまたはＰＤア
レイからなる光検出素子部、縦列に接続した電流スイッ
チ（以下、スイッチをＳｗと略記する）群からなるデコ
ーダ、およびその出力信号に従ってオンまたはオフにす
るＦＥＴ　（電界効果トランジスタ）からなるＳＷアレ
イ等からなり、バイポーラＩＣプロセスで製作する。画
素数の拡大のためには、デコーダを複数個にして、ブロ
ック選択信号によって選ばれた１個のデコーダのみをア
クティブにし、同時にデコーダ内選択信号を全デコーダ
に与えて、各読み取りのダイミングで各１個の光検出素
子からの信号が映像信号出力ラインに現れるような回路
構成とする、またＳ／Ｎの増大、リーク電流のキャンセル効果のため
に、受光窓を備えた光検出素子のアレイと各々に対をな
す光遮蔽した第２の光検出素子のアレイを設け、第１の
光検出素子アレイ中の１素子と第２の光検出素子アレイ
中の１素子が対になって走査用デコーダで走査される構
成とし、第１の光検出素子アレイの映像信号出力端子か
らノイズ電流、リーク電流を含む映像信号を、また第２
の映像信号出力端子からノイズ電流、リーク電流を得る
ことをオペアンプ等の出力増幅器を用いて、その差動出
力を得て、ノイズ電流、リーク電流を打消した映像信号
を得ることのできる回路構成とする。

なお、実装面においては、イメージセンサチップのチッ
プ端まで光検出素子を配置した設計とし、複数個のチッ
プを基板上に直線状に配列することによって、原稿の等
倍像を読み取る密着型イメージセンサを製作する。

（作　用）前記のような手段によって、次記のような作用が得られ
る。

集積回路にはＭＯＳ形とバイポーラ形があるが、集積度
の点ではＭＯＳ形が有利であり、動作速度ではバイポー
ラ形が有利である。しかしバイポーラ形は消費電力が大
きく、かなりの集積度を要するイメージセンサには用い
られなかった。しかしながら、本発明は「イメージセン
サでは各読み取りタイミングで唯１個の光検出素子に充
電電流を流せばよい」という基本的性質を利用し走査回
路を電流モードのデコーダで構成することにより、バイ
ポーラＩＣによる構成でも消費電力の削減が可能となっ
た。従って、本発明の高速走査と低消費電力の２点を両
立させたことになる。つまり、電流ＳＩｉの縦列接続か
らなるデコーダにおいて、各瞬間にアクティブな電流パ
スは１個であり、アレイの規模が増大しても消費電力は
原理的に増大しない。また電流Ｓｔｔは非飽和動作のた
高速動作が可能である。走査用選択信号入力はベース入
力であるため負荷は軽く、駆動回路は簡単になる。また
ＣＣＤを用いた場合に比べて本イメージセンサでは、転
送チャンネルがないため、転送チャンネルの熱キャリア
によるリーク電流は発生せず、さらに。

光検出素子のリーク電流についても、第１．第２の光検
出素子アレイを設けて、夫々のリーク電流の差動出力を
得るのでリーク電流を相殺した品質のよい画像かえられ
る。

さらに、本発明のイメージセンサではチップ端まで光検
出素子を配置することが容易になり、複数個のチップを
基板上に直線状に配列する構成にしたため、千鳥状配列
に比ベライン処理が不要になって使い易いものとなる。

（実施例）以下、本発明を図面を用いて実施例により説明する。

第２図は本発明のイメージセンサを動作させるための選
択入力信号を、直流レベルの異なる相補信号に変換する
ための信号変換回路を示したものである。

選択入力信号は選択入力信号端子１に印加され、ロジッ
ク基準電圧Ｖいと比較され、それにより定電流回路２の
出力電流が、電流ＳＷを構成するトランジスタ（以下、
Ｔｒと略記する）対３，４．５のＴｒ　３−１または３
−２．４−１または４−２．５−１または５−２の一方
に切換えられて、それぞれの電流と抵抗対６゜７．８に
より、直流レベルの異な−る相補的電圧を、相補信号出
力端子９に出力させる。

例えば、選択入力信号端子１の１−１に”Ｈ”　（ハイ
レベル）の選択入力信号が与えられると、相補信号出力
端子９のＡ端子は”Ｈ”（ハイレベル）、Ａ′端子には
Ｌ“（ローレベル）が出力される。

この論理振幅は上記抵抗対６ないし８の値、及び定電流
回路２の電流値で決まる。なお、１０，１１゜１２は直
流レベルに設定用Ｔｒで、１３は電圧分割用の抵抗及び
ダイオード列である。また、この図は３ビツト入力の場
合を示したが、同様な回路構成で更にビット数の多い回
路が形成できる。

第１図は本発明のイメージセンサの基本回路を示し、第
２図で示した信号変換回路出力の相補信号が、相補信号
入力端子１４に加えられる。また。

１５はブロック選択入力端子で、これにはブロック選択
信号が与えられ、上記両信号により以下説明するデコー
ダ、ＦＥＴ　ＳＶアレイ、Ｐｈ　Ｔｒアレイ等をブロッ
ク的に選択する。

デコーダは電流５Ｗ１６ないし２２のカスケード接続に
よって構成されている。２３はＦＨＴ　ＳＶアレイを示
し上記デコーダの各電流５ｗ１６ないし２２の出力電流
をセンスしてオン状態になるように動作し、ＦＥＴ５ｖ
アレイ２３を構成するＦＥＴのドレイン電極はＰｈ　Ｔ
ｒアレイ２４を構成するＰｈ　Ｔｒのコレクタ電極に接
続され、そのエミッタは共通に接続されて映像出力端子
２５になっている。なお、２６はブロック選択入力端子
１５に加えられるブロック選択信号によって電流を制御
するＳＷ　Ｔｒである。

この回路の動作は例えば、ブロック選択入力端子１５に
°Ｈ′（ハイレベル）、相補信号入力端子１４の各端子
Ａ、Ｂ及びＣに共に”Ｌ”（ローレベル）の信号が加え
られると、ＳすＴｒ２６のコレクタに発生した電流は、
電流５Ｖ１６ないし２２からなるデコーダ回路によって
、負荷抵抗２７−１に現われ、その両端に電位差を発生
する。その結果、　ＦＥＴ２３−１（第１図ではＦＥＴ
はＰチャンネル型とする）のゲート電圧が下降し、その
ＦＥＴ２３−１はオンになって充電電流がＰｈ　Ｔｒ２
４−１に流れ、それに蓄積された光検出信号が映像信号
出力線２５に現われる。すなわち、本発明は、−例とし
て相補信号入力端子１４に任意の３ビツトの選択信号を
与えることにより。

Ｐｈ　Ｔｒアレイ２４中の任意の１個のＰｈ　Ｔｒが選
択され映像信号が映像信号出力線２５に得られる。

以上の説明は相補信号３ビツト、デコーダは３ビツト入
力、８ビツト出力についてのものであったが、同様の考
え方でビット数の多い場合への拡張は容易である。

第３図は読み取り画素数の多い実用的な回路への拡張方
法を示す概念図である。２８は基本的には第２図に示す
回路と同様の機能を果す回路ロジック変換器であるが、
外部からの選択信号を選択信号入力端子２９に受けて、
これを相補信号出力端子３０に直流レベルの異なる相補
信号として出力させる。３１，３２，３３，３４は第２
図に示したような、外部からのブロック選択信号をブロ
ック選択入力信号端子３５に受け、前記のように相補信
号出力端子３０から加わる相補信号と共に動作をするデ
コーダで、夫々の出力端子は負荷抵抗と共にＦＥＴ　Ｓ
Ｗアレイ３６を構成するＦＥＴのゲートに接続され、ま
た、そのＦＥＴのドレイン電極は夫々、Ｐｈ　Ｔｒアレ
イ３７を構成するＰｈ　Ｔｒのコレクタ電極に接続され
る。なお、３８はブロック選択入力信号によって動作を
する電流源用Ｔｒアレイである。このようにして例えば
、５ビツト入力、３２ビツト出力のデコーダを１６個用
いると、５１２画素のイメージセンサが構成される。

第４図は本発明の第２の実施例を示す図である。

３９はデコーダ回路であって、第１図と同様の構成であ
る。４０は第１のＰｈ　Ｔｒアレイ４１に電流を供給す
るためのＦＥＴ　５％ｌアレイであり、４２は第２のＰ
ｈ　Ｔｒアレイ４３に電流を供給するためのＦＥＴ　Ｓ
Ｖアレイである。第１のＰｈ　Ｔｒアレイ４１は受光窓
を備え、第２のＰｈ　Ｔｒアレイ４３には光遮蔽（図示
せず）がしである、　４４．４５は夫々、第１および第
２のＰｈ　Ｔｒアレイ４１，４３の映像出方端子である
。映像出力端子４４からノイズ電流およびリーク電流を
含む映像信号を、映像出力端子４５がらノイズ電流およ
びリーク電流による信号を得、オペアンプ等の出力増幅
器（図示せず）によって、その作動出方を得れば、その
信号は、ノイズ電流、リーク電流を打ち消した映像信号
となる。このように構成することによりＳ／Ｎが向上し
、更にリーク電流による暗信号の低減により、高温での
使用も可能なイメージセンサが得られる。

一般に、シリコンチップで形成するイメージセンサの長
さはチップサイズがシリコンウェハのサイズにより制限
されるため、数十Ｉが限度である。

そのため、原稿の等倍像を読み取る密着型イメージセン
サは原稿幅に相当するように基板上に前記のイメージセ
ンサを複数個配列することが必要である。本発明では第
５図に示すように、イメージセンサチップ４６を複数個
、基板４７上に配列している。チップ接続部でも光検出
素子の配列を均一に保つために、チップ端まで光検呂素
子を配列している。第５図の構成にすることにより、ラ
イン処理が不要になり、インターフェイス回路における
バッファメモリは１ラインの容量ですみ、非常に使い易
い。

（発明の効果）以上の説明から明らかなように、本発明によれば、高速
、高解像、高Ｓ／Ｎでかつ暗信号の小さいイメージセン
サを実現しうるもので、通常のバイポーラ集積回路プロ
セスにより、全機能をシリコンチップ上に形成すること
が可能である。なお。

本発明によれば、チップ端まで光検出素子を配置するこ
とが可能であり、複数個のチップを基板上に直線状に配
列することによって、原稿の等倍像を読み取る密着性イ
メージセンサも容易に形成することができる。従って、
本発明は情報処理機器の入力装置として極めて有用であ
り、その産業上の効果は大なるものがある。

【図面の簡単な説明】

第１図は本発明のイメージセンサの回路図、第２図は外
部からの選択入力信号を直流レベルの異なる相補信号に
変換する信号変換回路、第３図は拡張した形態を示すイ
メージセンサのブロック図、第４図は本発明の第２の実
施例におけるイメージセンサの回路図、第５図は密着型
イメージセンサの構成図である。１．２９・・・選択入力信号端子、　２・・・定電流回
路、　９．３０・・・相補信号出力端子、１４・・・相
補信号入力端子、１５・・・ブロック選択入力端子、１
６〜２２・・・電流スイッチ、２３，３６，４０゜４２
・・・電界効果トランジスタ（ＦＥＴ）スイッチアレイ
、２４，３７，４１，４３・・・　フォトトランジスタ
アレイ、　　２５，４４，４５・・・映像出力端子、３
１．３４・・・デコーダ、３８・・・電流源用トランジ
スタアレイ、３９・・・デコーダ回路、４０・・・イメ
ージセンサチップ、４７・・・基板。特許出願人　松下電器産業株式会社第２図

Claims

【特許請求の範囲】

（１）樹状に接続した電流スイッチからなるデコーダと
、デコーダ用選択入力信号を受けて前記のデコーダを動
作させるための直流レベルの異なる相補信号を発生させ
る回路と、電流源と、デコーダの出力電流の有無によっ
てオンまたはオフにする電界効果トランジスタからなる
電流スイッチアレイと、電流スイッチアレイの各々の出
力電流の有無によって読み取り状態または積分状態にな
るように接続したフォトトランジスタアレイまたはフォ
トダイオードアレイと、上記フォトトランジスタまたは
フォトダイオードの他方の電極を共通に接続してなる映
像信号出力端子とを有することを特徴とするイメージセ
ンサ。
（２）樹状に接続した電流スイッチからなる複数個のデ
コーダ、デコーダ用選択入力信号を受けて前記のデコー
ダを動作させるための直流レベルの異なる相補信号を発
生させる回路、ブロック選択信号によってオンまたはオ
フする制御電流源、デコーダの出力電流の有無によって
オンまたはオフにする電界効果トランジスタからなる電
流スイッチアレイ、電流スイッチの各々の出力電流の有
無によって読み取り状態または積分状態になるように接
続したフォトトランジスタアレイまたはフォトダイオー
ドアレイ、上記フォトトランジスタまたはフォトダイオ
ードの他方の電極を共通に接続してなる映像信号出力端
子を有することを特徴とするイメージセンサ。
（３）共通のデコーダ回路、受光窓を備えた第１のフォ
トトランジスタアレイ、光遮蔽した第２のフォトトラン
ジスタアレイを設け、上記第１および第２のフォトトラ
ンジスタアレイからの映像信号の差動出力を得ることを
特徴とする特許請求の範囲第（１）項または第（２）項
記載のイメージセンサ。
（４）イメージセンサが複数個の単位イメージセンサチ
ップを基板上に配列されてなることを特徴とする特許請
求の範囲第（２）項記載のイメージセンサ。
（５）イメージセンサを形成するチップ端まで光検出素
子を配置したことを特徴とする特許請求の範囲第（２）
項記載のイメージセンサ。
（６）イメージセンサが複数個の単位イメージセンサチ
ップを基板上に直線状に配列されてなることを特徴とす
る特許請求の範囲第（５）項記載のイメージセンサ。