JPS6121623A - デイジタル・アナログ変換装置 - Google Patents
デイジタル・アナログ変換装置Info
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- JPS6121623A JPS6121623A JP60040346A JP4034685A JPS6121623A JP S6121623 A JPS6121623 A JP S6121623A JP 60040346 A JP60040346 A JP 60040346A JP 4034685 A JP4034685 A JP 4034685A JP S6121623 A JPS6121623 A JP S6121623A
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- 238000006243 chemical reaction Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 235000009508 confectionery Nutrition 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0612—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic over the full range of the converter, e.g. for correcting differential non-linearity
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、出力端子に次式で表わされる出力電圧ｙ／（
ｎ／）即ち ｎ′ Ｖ’（ｎ’） −ｋ−Ｅ・−（１） Ｍ′ （但しｋは定数、Ｅは基準電圧入力端子に供給される電
圧、ｎ′は２通信号入力端子に供給される２進数、Ｍ′
はｎ′の到達できる最大値）を発生する形式のディジタ
ル・アナログ・コンバータを基礎として構成されるディ
ジタル・アナログ像換装置に関する。
ｎ／）即ち ｎ′ Ｖ’（ｎ’） −ｋ−Ｅ・−（１） Ｍ′ （但しｋは定数、Ｅは基準電圧入力端子に供給される電
圧、ｎ′は２通信号入力端子に供給される２進数、Ｍ′
はｎ′の到達できる最大値）を発生する形式のディジタ
ル・アナログ・コンバータを基礎として構成されるディ
ジタル・アナログ像換装置に関する。
かかる形式のディジタル・アナログ変換装置は信＠処理
用に極めて有利である。
用に極めて有利である。
式（１）の直線性のため、電圧■が発生する際に生ずる
誤差は大きい振幅値ＶＧこ対するより小さい振幅値に対
して相対的に大きくなる。微小振幅に対し高精度が要求
される場合には、多数の２進桁（２進エレメント即ちビ
ット）から成る２進数ｎ′を供給されるディジタル・ア
ナログ・コンバータを使用する必要がある。
誤差は大きい振幅値ＶＧこ対するより小さい振幅値に対
して相対的に大きくなる。微小振幅に対し高精度が要求
される場合には、多数の２進桁（２進エレメント即ちビ
ット）から成る２進数ｎ′を供給されるディジタル・ア
ナログ・コンバータを使用する必要がある。
本発明の目的は、多数の２進桁から成る２進数ｎ／を使
用することなく、小振幅値に対し高精度の出力？Ｕ圧を
発生ずるディジタル・アナログ変排装置を提供するにあ
る。かかる目的を達成するため′本発明のディジタル・
アナログ変換装置は、ディジタル・アナログ・コンバー
タの出力端子及び基準信号入力端子の間に設けた負帰還
回路網を備えたことを特徴とする。
用することなく、小振幅値に対し高精度の出力？Ｕ圧を
発生ずるディジタル・アナログ変排装置を提供するにあ
る。かかる目的を達成するため′本発明のディジタル・
アナログ変換装置は、ディジタル・アナログ・コンバー
タの出力端子及び基準信号入力端子の間に設けた負帰還
回路網を備えたことを特徴とする。
かかる負帰還回路網は出力電圧及び２進数ｎ′の間に非
直性が生ずるようＧこすることができ、かかる非直線性
を必らずしも所望されるものではない。
直性が生ずるようＧこすることができ、かかる非直線性
を必らずしも所望されるものではない。
そこで本発明のディジタル・アナログ変換装置は最大値
１Ｋに到達できる数゛ｎ ”から、この数”ｎ”及びｍ
圧■′の聞Ｏ，ｌ：擬似直線性関係ｐ Ｖ’（ｎｐ） −Ｋ・１ （但しＫは定数、ｎｐはｎの特定の値）が成立つよう数
“ｎ”を調整するコード変換手段を設けたことを特徴と
する。
１Ｋに到達できる数゛ｎ ”から、この数”ｎ”及びｍ
圧■′の聞Ｏ，ｌ：擬似直線性関係ｐ Ｖ’（ｎｐ） −Ｋ・１ （但しＫは定数、ｎｐはｎの特定の値）が成立つよう数
“ｎ”を調整するコード変換手段を設けたことを特徴と
する。
ここで°゛擬似直線性″関係とは、数ｎのある値ｎｐに
対してだけ直線性となる関係を意味するものとする。な
お、このことについてのこれ以上の詳細な説明は本明細
書では省略する。
対してだけ直線性となる関係を意味するものとする。な
お、このことについてのこれ以上の詳細な説明は本明細
書では省略する。
次に図１ｎＪにつき本発明の詳細な説明する。
第１図は本発明のディジタル・アナログ変換装置の実施
例を示す。本例はディジタル・アナログ・コンバータ１
０−、例えば、シダネテイツクス社製の形式ＮＥ５０２
０の集積回路の周りに形成される。出力端子１３におけ
る電圧ｖ′と入力端子１２に供給された２進数ｎ′との
間には次の関係式％式％ が成立つ必要があり、ここでｋは定数、Ｅはディジタル
・アナログ・コンバータｌＯの基準信号入力端子１４に
供給される電圧、Ｍ′は２進数ｎ′のとり得る最大価で
あり、Ｍ′は次式 ％式％ で表わされ、ここでｂは２進数ｎ′の２進桁の数を示す
。
例を示す。本例はディジタル・アナログ・コンバータ１
０−、例えば、シダネテイツクス社製の形式ＮＥ５０２
０の集積回路の周りに形成される。出力端子１３におけ
る電圧ｖ′と入力端子１２に供給された２進数ｎ′との
間には次の関係式％式％ が成立つ必要があり、ここでｋは定数、Ｅはディジタル
・アナログ・コンバータｌＯの基準信号入力端子１４に
供給される電圧、Ｍ′は２進数ｎ′のとり得る最大価で
あり、Ｍ′は次式 ％式％ で表わされ、ここでｂは２進数ｎ′の２進桁の数を示す
。
一例として、電波航法において、電波高度計によって処
理されたディジタル情報から導出される高度別に制御信
号を供給するためかかるディジタル・アナログ変換装置
が使用されると仮定する。
理されたディジタル情報から導出される高度別に制御信
号を供給するためかかるディジタル・アナログ変換装置
が使用されると仮定する。
このようにすることの目的は、０及び約１５００ｍの間
の高度に対し０近くで約０．１５ ｍより良好な分解能
と共に０及び２５Ｖの間の電圧を供給するにあり、即ち
かかるレベルにおいては電圧を２．５ ｍＶのステップ
幅で発生させる必要がある。
の高度に対し０近くで約０．１５ ｍより良好な分解能
と共に０及び２５Ｖの間の電圧を供給するにあり、即ち
かかるレベルにおいては電圧を２．５ ｍＶのステップ
幅で発生させる必要がある。
従来の技術においてはこのために１４ビツトのディジタ
ル・アナログ・コンバータを必要としていた。本発明の
ディジタル・アナログ変換装置においては、１０ビツト
の２進数ｎ’（Ｍ’−−ｘ ０２ ｓ ）を処理するデ
ィジタル・アナログ・コンバータを用いて、■の小さい
値に対し２．５ ｍＶ以内の精度の電圧を発生できる。
ル・アナログ・コンバータを必要としていた。本発明の
ディジタル・アナログ変換装置においては、１０ビツト
の２進数ｎ’（Ｍ’−−ｘ ０２ ｓ ）を処理するデ
ィジタル・アナログ・コンバータを用いて、■の小さい
値に対し２．５ ｍＶ以内の精度の電圧を発生できる。
そこで本発明のディジタル・アナログ変換装置は、ディ
ジタル・アナログ・コンバータの電圧Ｖ′を発生ずる出
力端子及び基準信号入力端子の間に負帰還回路網（２０
）を備えたことを特徴とする。
ジタル・アナログ・コンバータの電圧Ｖ′を発生ずる出
力端子及び基準信号入力端子の間に負帰還回路網（２０
）を備えたことを特徴とする。
この負帰還回路網（２０）は２個の抵抗Ｒ０及びＲ２の
直列回路で構成し、この直列回路の一端に１０Ｖの電圧
Ｕを供給しかつこの直列回路の他端に出力電圧ｖ′を供
給する。これらの抵抗Ｒ０及びＲ２の共通接続点は入力
端子１４に接続する。本例においてディジタル・アナロ
グ・コンバータは、この入力端子１４における電圧の値
を適切に制限して利得２．５を有する直流増幅器３５を
用いて所要の２５Ｖが得られるようにする必要があり、
その場合増幅器３５の出力電圧ＶはＶ −２，５Ｖ’と
なる。
直列回路で構成し、この直列回路の一端に１０Ｖの電圧
Ｕを供給しかつこの直列回路の他端に出力電圧ｖ′を供
給する。これらの抵抗Ｒ０及びＲ２の共通接続点は入力
端子１４に接続する。本例においてディジタル・アナロ
グ・コンバータは、この入力端子１４における電圧の値
を適切に制限して利得２．５を有する直流増幅器３５を
用いて所要の２５Ｖが得られるようにする必要があり、
その場合増幅器３５の出力電圧ＶはＶ −２，５Ｖ’と
なる。
従って電圧Ｅは
となる。説明を簡明にするため以下の説明ではに−１と
仮定する。α−０゜１と仮定すると、ｎ′−０，１，２
に対し電圧は２゜４ ｍＶのステップ幅で発生ずる。こ
の精度はｎ′の小さい飴に対してだけＥ雪＆ ３れ、ｎ
’−１０２０，１０２１に対してはステップ幅’ｒｉ
２９０ ｍＶ程度になる。
仮定する。α−０゜１と仮定すると、ｎ′−０，１，２
に対し電圧は２゜４ ｍＶのステップ幅で発生ずる。こ
の精度はｎ′の小さい飴に対してだけＥ雪＆ ３れ、ｎ
’−１０２０，１０２１に対してはステップ幅’ｒｉ
２９０ ｍＶ程度になる。
式（４）は、パラメータＶが変数ｎ′の直線性関数では
ないことを示している。実際上高度の計算は２１５ 故
ｎ ＆こよって可能な最高の精度と共に推定され、そ（
７） Ｊ（ｐ ２ Ａ：数ｎは１４ビツト（従ってＭ−
１６８８８）を含んでいる。従って本発明では、コード
変換回路８０を設けて、２進数ｎに比例する電圧■を得
ることができ、しかも小さい振幅に対しても所要の精度
を得ることができるようにする。コード変換回路はコー
ド°゛ｎ”から次式で示されるコードＩＩ ｎ／
” を発生する読出専用メモリとすることができる。
ないことを示している。実際上高度の計算は２１５ 故
ｎ ＆こよって可能な最高の精度と共に推定され、そ（
７） Ｊ（ｐ ２ Ａ：数ｎは１４ビツト（従ってＭ−
１６８８８）を含んでいる。従って本発明では、コード
変換回路８０を設けて、２進数ｎに比例する電圧■を得
ることができ、しかも小さい振幅に対しても所要の精度
を得ることができるようにする。コード変換回路はコー
ド°゛ｎ”から次式で示されるコードＩＩ ｎ／
” を発生する読出専用メモリとすることができる。
” ｎ”に対しては式（５）で与えられる値に最も近い
整数値をとるようにする。実際上ＩＩ ｎ／ ｌ”の値
は小さい値の°゛ｎ”に対しては各ｎに個別に対応する
が、大きい値の°ｎ″については°°ｎ”の数個の値に
対し°Ｉ ｎ／”の一つの値が対応する。従って■又は
Ｖ′及び値” ｎ”の間には擬似直線性関係が存在する
と云える。第２図は、■が値ｎに対応するようにする階
段状波形の形状を示す。この図から明らかなように、小
さい値のｎ及び■の絶対誤差はステップ幅の大きい■及
びｎの大きい値の絶対誤差より小さい。コード変換回路
が°°ｎ”の数個の値に対し同一値（ｎ′）を発生する
ことのため階段部分の幅が広くなっている。従って、第
２図においてｎ −ｎｌ 、 Ｒ２、ｌの場合には同一
電圧値ｖｋが得られる一方、ｎ−０，１，２に対しては
それぞれ異なる値の■が得られる。負帰還回路網２０は
階段部分につきΔ■□につき２７Ｍにわたり変化する偏
差を生ゼしめる如く作動する。式（２）の特定値ｎｐ□
＋ ｎｐｎ・・・・・は階段波形のほぼ中心にプロット
されるので、これらの点及び原点０を通る直線りを描く
ことができる。この直線りは°゛ｎ″及び°■９′の間
の理想的な直線性関数を示す。
整数値をとるようにする。実際上ＩＩ ｎ／ ｌ”の値
は小さい値の°゛ｎ”に対しては各ｎに個別に対応する
が、大きい値の°ｎ″については°°ｎ”の数個の値に
対し°Ｉ ｎ／”の一つの値が対応する。従って■又は
Ｖ′及び値” ｎ”の間には擬似直線性関係が存在する
と云える。第２図は、■が値ｎに対応するようにする階
段状波形の形状を示す。この図から明らかなように、小
さい値のｎ及び■の絶対誤差はステップ幅の大きい■及
びｎの大きい値の絶対誤差より小さい。コード変換回路
が°°ｎ”の数個の値に対し同一値（ｎ′）を発生する
ことのため階段部分の幅が広くなっている。従って、第
２図においてｎ −ｎｌ 、 Ｒ２、ｌの場合には同一
電圧値ｖｋが得られる一方、ｎ−０，１，２に対しては
それぞれ異なる値の■が得られる。負帰還回路網２０は
階段部分につきΔ■□につき２７Ｍにわたり変化する偏
差を生ゼしめる如く作動する。式（２）の特定値ｎｐ□
＋ ｎｐｎ・・・・・は階段波形のほぼ中心にプロット
されるので、これらの点及び原点０を通る直線りを描く
ことができる。この直線りは°゛ｎ″及び°■９′の間
の理想的な直線性関数を示す。
臀お負帰還回路網としてはここに示した以外のものも本
発明の範囲内に含まれること勿論である。
発明の範囲内に含まれること勿論である。
ｆｆ１１図は本発明のディジタル・アナログ変換装置の
実施例を示すブロック図、 第２図は第１図の作動説明図である。
実施例を示すブロック図、 第２図は第１図の作動説明図である。
Claims (1)
- 【特許請求の範囲】 １、出力端子に次式で表わされる出力電圧Ｖ′（ｎ′即
ちＶ′（ｎ′）＝ｋ・Ｅ・ｎ′／Ｍ′ （但しＫは定数、Ｅは基準電圧入力端子に供給される電
圧、ｎ′は２進信号入力端子に供給される２進数、Ｍ′
はｎ′の到達できる最大値）を発生する形式のディジタ
ル・アナログ・コンバータを基礎として構成されるディ
ジタル・アナログ変換装置において、 ディジタル・アナログ・コンバータの出力端子及び基準
信号入力端子の間に設けた負帰還回路網を備えたことを
特徴とするディジタル・アナログ変換装置。 ２、最大値Ｍに到達できる数“ｎ”から、この数“ｎ”
及び電圧Ｖ′の間に擬似直線性関係Ｖ′（ｎ＿ｐ）＝Ｋ
・ｎ＿ｐ／Ｍ （但しＫは定数、ｎ＿ｐはｎの特定の値） が成立つよう数“ｎ′”を調整するコード変換手段を設
ける特許請求の範囲第１項記載のディジタル・アナログ
変換装置 ３、前記負帰還回路網を２個の抵抗Ｒ＿１及びＲ＿２の
直列回路で構成し、その一端（Ｒ＿１の端部）に一定電
圧Ｕを供給し、かつその他端（Ｒ＿２の端部）に電圧Ｖ
′を供給し、これら抵抗の共通接続点をディジタル・ア
ナログ・コンバータの基準電圧入力端子に接続する特許
請求の範囲第１又は２項記載のディジタル・アナログ変
換装置。 ４、前記コード変換手段が、ｎ及びｎ′が次式ｎ′＝（
ｎ・Ｍ′）／［Ｍα＋（１−α）ｎ］（但しα＝（Ｒ＿
２）／（Ｒ＿１＋Ｒ＿２））の関係になるようにする特
許請求の範囲第３項記載のディジタル・アナログ変換装
置。 ５、前記コード変換手段を読出専用メモリで構成する特
許請求の範囲第２乃至４項中のいずれか一項記載のディ
ジタル・アナログ変換装置。 ６、前記ディジタル・アナログ・コンバータの出力電圧
を増大する直流増幅器を設ける特許請求の範囲第１乃至
５項中のいずれか一項記載のディジタル・アナログ変換
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8403280A FR2560724B1 (fr) | 1984-03-02 | 1984-03-02 | Dispositif convertisseur numerique-analogique |
| FR8403280 | 1984-03-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6121623A true JPS6121623A (ja) | 1986-01-30 |
| JPH0547006B2 JPH0547006B2 (ja) | 1993-07-15 |
Family
ID=9301633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60040346A Granted JPS6121623A (ja) | 1984-03-02 | 1985-03-02 | デイジタル・アナログ変換装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4642608A (ja) |
| EP (1) | EP0155046B1 (ja) |
| JP (1) | JPS6121623A (ja) |
| CA (1) | CA1283736C (ja) |
| DE (1) | DE3574803D1 (ja) |
| FR (1) | FR2560724B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4978766A (en) * | 1987-02-17 | 1990-12-18 | Ube Industries, Ltd. | Process for producing 2-hydroxymethylene-3,3-dialkoxypropanenitrile alkali metal salt and process for obtaining alcoholic slurry of said compound from its synthetic reaction mixture |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4021131A1 (de) * | 1990-07-03 | 1992-01-09 | Zumtobel Ag | Schaltungsanordnung und verfahren zum annaehern einer nichtlinearen uebertragungsfunktion |
| US5606318A (en) * | 1994-09-30 | 1997-02-25 | Honeywell Inc. | Apparatus for conversion of scaled binary data |
| US6208278B1 (en) * | 1999-05-07 | 2001-03-27 | Infineon Technologies North America Corp. | System and method for logarithmic digital to analog conversion |
| DE102010039613A1 (de) * | 2010-08-20 | 2012-02-23 | Osram Ag | Ansteuerung einer Lichtquelle |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS585024A (ja) * | 1981-07-01 | 1983-01-12 | Hitachi Ltd | Ｉｃ化ｄａ変換器に用いる拡散抵抗の電圧依存性補償回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4130875A (en) * | 1977-03-04 | 1978-12-19 | Ilc Data Device Corporation | Apparatus for reducing the scale factor variation for digital resolver type converters and the like |
| FR2427013A1 (fr) * | 1978-05-24 | 1979-12-21 | Efcis | Procede d'autocorrection de resultats errones delivres par une chaine d'acquisition de donnees et systeme autocorrecteur pour la mise en oeuvre de ce procede |
| SU822208A1 (ru) * | 1979-06-19 | 1981-04-15 | Московский Институт Электроннойтехники | Синус-косинусный цифроаналоговыйпРЕОбРАзОВАТЕль |
-
1984
- 1984-03-02 FR FR8403280A patent/FR2560724B1/fr not_active Expired
-
1985
- 1985-02-26 US US06/705,938 patent/US4642608A/en not_active Expired - Fee Related
- 1985-02-28 DE DE8585200287T patent/DE3574803D1/de not_active Expired - Lifetime
- 1985-02-28 EP EP85200287A patent/EP0155046B1/fr not_active Expired
- 1985-03-02 JP JP60040346A patent/JPS6121623A/ja active Granted
- 1985-03-28 CA CA000477843A patent/CA1283736C/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS585024A (ja) * | 1981-07-01 | 1983-01-12 | Hitachi Ltd | Ｉｃ化ｄａ変換器に用いる拡散抵抗の電圧依存性補償回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547006B2 (ja) | 1993-07-15 |
| CA1283736C (en) | 1991-04-30 |
| DE3574803D1 (de) | 1990-01-18 |
| EP0155046A1 (fr) | 1985-09-18 |
| EP0155046B1 (fr) | 1989-12-13 |
| FR2560724B1 (fr) | 1989-04-21 |
| US4642608A (en) | 1987-02-10 |
| FR2560724A1 (fr) | 1985-09-06 |
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