JPH0547006B2 - - Google Patents
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- JPH0547006B2 JPH0547006B2 JP60040346A JP4034685A JPH0547006B2 JP H0547006 B2 JPH0547006 B2 JP H0547006B2 JP 60040346 A JP60040346 A JP 60040346A JP 4034685 A JP4034685 A JP 4034685A JP H0547006 B2 JPH0547006 B2 JP H0547006B2
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- JP
- Japan
- Prior art keywords
- digital
- voltage
- input terminal
- analog converter
- supplied
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0612—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic over the full range of the converter, e.g. for correcting differential non-linearity
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、出力端子に次式で表わされる出力電
圧V′（n′）即ち V′（n′）＝ｋ・Ｅ・n′／M′ (1) （但しｋは定数、Ｅは基準電圧入力端子に供給さ
れる電圧、n′は２進信号入力端子に供給される２
進数、M′はn′が到達できる最大値）を発生する
形式のデイジタル・アナログ・コンバータを基礎
として構成されるデイジタル・アナログ変換装置
に関する。
圧V′（n′）即ち V′（n′）＝ｋ・Ｅ・n′／M′ (1) （但しｋは定数、Ｅは基準電圧入力端子に供給さ
れる電圧、n′は２進信号入力端子に供給される２
進数、M′はn′が到達できる最大値）を発生する
形式のデイジタル・アナログ・コンバータを基礎
として構成されるデイジタル・アナログ変換装置
に関する。
かかる形式のデイジタル・アナログ変換装置は
信号処理用に極めて有利である。
信号処理用に極めて有利である。
式(1)の直線性のため、電圧Ｖが発生する際に生
ずる誤差は大きい振幅値Ｖに対するより小さい振
幅値に対して相対的に大きくなる。微小振幅に対
し高精度が要求される場合には、多数の２進桁
（２進エメメント即ちビツト）から成る２進数
n′を供給されるデイジタル・アナログ・コンバー
タを使用する必要がある。
ずる誤差は大きい振幅値Ｖに対するより小さい振
幅値に対して相対的に大きくなる。微小振幅に対
し高精度が要求される場合には、多数の２進桁
（２進エメメント即ちビツト）から成る２進数
n′を供給されるデイジタル・アナログ・コンバー
タを使用する必要がある。
本発明の目的は、多数の２進桁から成る２進数
n′を使用することなく、小振幅値に対し高精度の
出力電圧を発生するデイジタル・アナログ変換装
置を提供するにある。かかる目的を達成するため
本発明のデイジタル・アナログ変換装置は、デイ
ジタル・アナログ・コンバータの出力端子及び基
準信号入力端子の間に設けた負帰還回路網を備え
たことを特徴とする。
n′を使用することなく、小振幅値に対し高精度の
出力電圧を発生するデイジタル・アナログ変換装
置を提供するにある。かかる目的を達成するため
本発明のデイジタル・アナログ変換装置は、デイ
ジタル・アナログ・コンバータの出力端子及び基
準信号入力端子の間に設けた負帰還回路網を備え
たことを特徴とする。
かかる負帰還回路網は出力電圧及び２進数n′の
間に非直線性が生じ得るが、かかる非直線性は必
ずしも所望されるものではない。そこで本発明の
デイジタル・アナログ変換装置は最大値Ｍに到達
できる入力２進数“ｎ”を、この数“ｎ”及び電
圧V′の間に擬似直線性関係 V′（np）＝Ｋ・np／Ｍ (2) （但し、Ｋは定数、npはｎの特定の値）が成立つ
ような数“ｎ”に調整するコード変換手段を設け
たことを特徴とする。
間に非直線性が生じ得るが、かかる非直線性は必
ずしも所望されるものではない。そこで本発明の
デイジタル・アナログ変換装置は最大値Ｍに到達
できる入力２進数“ｎ”を、この数“ｎ”及び電
圧V′の間に擬似直線性関係 V′（np）＝Ｋ・np／Ｍ (2) （但し、Ｋは定数、npはｎの特定の値）が成立つ
ような数“ｎ”に調整するコード変換手段を設け
たことを特徴とする。
ここで“擬似直線性”関係とは、数ｎのある値
npに対してだけ直線性となる関係を意味するもの
とする。なお、この点については後に詳細に説明
する。
npに対してだけ直線性となる関係を意味するもの
とする。なお、この点については後に詳細に説明
する。
次に図面につき本発明の実施例を説明する。
第１図は本発明のデイジタル・アナログ変換装
置の実施例を示す。本例はデイジタル・アナロ
グ・コンバータ１０、例えば、シグネテイツクス
社製の形式NE5020の集積回路の周りに形成され
る。出力端子１３における電圧V′と入力端子１
２に供給された２進数n′との間には次の関係式 V′＝ｋ・Ｅ・n′／M′ が成立つ必要があり、ここでｋは定数、Ｅはデイ
ジタル・アタログ・コンバータ１０の基準信号入
力端子１４に供給される電圧、M′は２進数n′の
とり得る最大値であり、M′は次式 M′＝2b−１ で表わされ、ここでｂは２進数n′の２進桁の数を
示す。
置の実施例を示す。本例はデイジタル・アナロ
グ・コンバータ１０、例えば、シグネテイツクス
社製の形式NE5020の集積回路の周りに形成され
る。出力端子１３における電圧V′と入力端子１
２に供給された２進数n′との間には次の関係式 V′＝ｋ・Ｅ・n′／M′ が成立つ必要があり、ここでｋは定数、Ｅはデイ
ジタル・アタログ・コンバータ１０の基準信号入
力端子１４に供給される電圧、M′は２進数n′の
とり得る最大値であり、M′は次式 M′＝2b−１ で表わされ、ここでｂは２進数n′の２進桁の数を
示す。
一例として、電波航法において、電波高度計に
よつて処理されたデイジタル情報から導出される
高度計に制御信号を供給するためかかるデイジタ
ル・アナログ変換装置が使用されると仮定する。
このようにすることの目的は、０及び約1500ｍの
間の高度に対し０近くで約0.15ｍより良好な分解
能と共に０及び25Vの間の電圧を供給するにあ
り、即ちかかるレベルにおいては電圧を2.5ｍＶ
のステツプ幅で発生させる必要がある。従来の技
術においてはこのために14ビツトのデイジタル・
アナログ・コンバータを必要としていた。本発明
のデイジタル・アナログ変換装置においては、10
ビツトの２進数n′（M′＝1023）を処理するデイジ
タル・アナログ・コンバータを用いて、Ｖの小さ
い値に対し2.5ｍＶ以内の精度の電圧を発生でき
る。
よつて処理されたデイジタル情報から導出される
高度計に制御信号を供給するためかかるデイジタ
ル・アナログ変換装置が使用されると仮定する。
このようにすることの目的は、０及び約1500ｍの
間の高度に対し０近くで約0.15ｍより良好な分解
能と共に０及び25Vの間の電圧を供給するにあ
り、即ちかかるレベルにおいては電圧を2.5ｍＶ
のステツプ幅で発生させる必要がある。従来の技
術においてはこのために14ビツトのデイジタル・
アナログ・コンバータを必要としていた。本発明
のデイジタル・アナログ変換装置においては、10
ビツトの２進数n′（M′＝1023）を処理するデイジ
タル・アナログ・コンバータを用いて、Ｖの小さ
い値に対し2.5ｍＶ以内の精度の電圧を発生でき
る。
そこで本発明のデイジタル・アナログ変換装置
は、デイジタル・アナログ・コンバータの電圧
V′を発生する出力端子及び基準信号入力端子の
間に負帰還回路網２０を備えたことを特徴とす
る。この負帰還回路網２０は２個の抵抗R1及び
R2の直列回路で構成し、この直列回路の一端に
10Vの電圧Ｕを供給しかつこの直列回路の他端に
出力電圧V′を供給する。これらの抵抗R1及びR2
の共通接続点は入力端子１４に接続する。本例に
おいてデイジタル・アナログ・コンバータは、こ
の入力端子１４における電圧の値を適切に制限し
て、利得2.5を有する直流増幅器３５を用いて所
要の25Vが得られるようにする必要があり、その
場合増幅器３５の出力電圧ＶはＶ＝2.5V′となる。
は、デイジタル・アナログ・コンバータの電圧
V′を発生する出力端子及び基準信号入力端子の
間に負帰還回路網２０を備えたことを特徴とす
る。この負帰還回路網２０は２個の抵抗R1及び
R2の直列回路で構成し、この直列回路の一端に
10Vの電圧Ｕを供給しかつこの直列回路の他端に
出力電圧V′を供給する。これらの抵抗R1及びR2
の共通接続点は入力端子１４に接続する。本例に
おいてデイジタル・アナログ・コンバータは、こ
の入力端子１４における電圧の値を適切に制限し
て、利得2.5を有する直流増幅器３５を用いて所
要の25Vが得られるようにする必要があり、その
場合増幅器３５の出力電圧ＶはＶ＝2.5V′となる。
従つて電圧Ｅは
Ｅ＝ＵR2／R1＋R2＋V′R1／R1＋R2 (3)
で表わされる。α＝R2／R1＋R2とすると
V′＝α・U.n′.k／M′−（１−α）・n′
・ｋ(4) となる。説明を簡明にするため以下の説明ではｋ
＝１と仮定する。α＝0.1と仮定すると、n′＝０、
１、２に対して電圧は2.4ｍＶのステツプ幅で発
生する。この精度はn′の小さい値に対してだけ達
成され、n′＝1020、1021に対してはステツプ幅は
290ｍＶ程度になる。
・ｋ(4) となる。説明を簡明にするため以下の説明ではｋ
＝１と仮定する。α＝0.1と仮定すると、n′＝０、
１、２に対して電圧は2.4ｍＶのステツプ幅で発
生する。この精度はn′の小さい値に対してだけ達
成され、n′＝1020、1021に対してはステツプ幅は
290ｍＶ程度になる。
式(4)は、パラメータV′が変数n′の直線性関数で
はないことを示している。実際上高度の計算は可
能な最高の精度を有する２進数、例えば14ビツト
（従つてＭ＝16383）の２進数によつて推定され
る。従つて本発明では、コード変換回路３０を設
けて、２進数ｎに比例する電圧Ｖを得ることがで
き、しかも小さい振幅に対しても所要の精度を得
ることができるようにする。コード変換回路はコ
ード“ｎ”から次式で示されるコード“n′” n′＝ｎ・M′／Mα＋（１−α）ｎ (5) を発生する読出専用メモリとすることができる。
はないことを示している。実際上高度の計算は可
能な最高の精度を有する２進数、例えば14ビツト
（従つてＭ＝16383）の２進数によつて推定され
る。従つて本発明では、コード変換回路３０を設
けて、２進数ｎに比例する電圧Ｖを得ることがで
き、しかも小さい振幅に対しても所要の精度を得
ることができるようにする。コード変換回路はコ
ード“ｎ”から次式で示されるコード“n′” n′＝ｎ・M′／Mα＋（１−α）ｎ (5) を発生する読出専用メモリとすることができる。
“ｎ”に対しては式(5)で与えられる値に最も近
い整数値をとるようにする。実際上“n′”の値は
小さい値の“ｎ”に対しては各ｎに個別に対応す
るが、大きい値の“ｎ”については“ｎ”の数個
の値に対し“n′”の一つの値が対応する。従つて
Ｖ又はV′及び値“ｎ”の間には擬似直線性関係
が存在すると云える。第２図は、Ｖが値ｎに対応
するようにする階段状波形の形状を示す。この図
から明らかなように、小さい値のｎ及びＶの絶対
誤差はステツプ幅の大きいＶ及びｎの大きい値そ
絶対誤差より小さい。コード変換回路が“ｎ”の
数個の値に対し同一値（n′）を発生することのた
め階段部分の幅が広くなつている。従つて、第２
図においてｎ＝n1、n2、n3の場合には同一電圧
値Vkが得られる一方、ｎ＝０、１、２に対して
はそれぞれ異なる値のＶが得られる。負帰還回路
網２０はΔVnからΔVMへのステツプ幅の変化を
生ぜしめる。式(2)の特定値np1．np2……は階段波
形のほぼ中心にプロツトされるので、これらの点
及び原点０を通る直線Ｄを描くことができる。こ
の直線Ｄは“ｎ”及び“Ｖ”の間の理想的な直線
性関数を示す。
い整数値をとるようにする。実際上“n′”の値は
小さい値の“ｎ”に対しては各ｎに個別に対応す
るが、大きい値の“ｎ”については“ｎ”の数個
の値に対し“n′”の一つの値が対応する。従つて
Ｖ又はV′及び値“ｎ”の間には擬似直線性関係
が存在すると云える。第２図は、Ｖが値ｎに対応
するようにする階段状波形の形状を示す。この図
から明らかなように、小さい値のｎ及びＶの絶対
誤差はステツプ幅の大きいＶ及びｎの大きい値そ
絶対誤差より小さい。コード変換回路が“ｎ”の
数個の値に対し同一値（n′）を発生することのた
め階段部分の幅が広くなつている。従つて、第２
図においてｎ＝n1、n2、n3の場合には同一電圧
値Vkが得られる一方、ｎ＝０、１、２に対して
はそれぞれ異なる値のＶが得られる。負帰還回路
網２０はΔVnからΔVMへのステツプ幅の変化を
生ぜしめる。式(2)の特定値np1．np2……は階段波
形のほぼ中心にプロツトされるので、これらの点
及び原点０を通る直線Ｄを描くことができる。こ
の直線Ｄは“ｎ”及び“Ｖ”の間の理想的な直線
性関数を示す。
なお負帰還回路網としてはここに示した以外の
ものも本発明の範囲内に含まれること勿論であ
る。
ものも本発明の範囲内に含まれること勿論であ
る。
第１図は本発明のデイジタル・アナログ変換装
置の実施例を示すブロツク図、第２図は第１図の
作動説明図である。 １０……デイジタル・アナログ・コンバータ、
１２……入力端子、１３……出力端子、１４……
基準信号入力端子、２０……負帰還回路網、３０
……コード変換回路、３５……直流増幅器。
置の実施例を示すブロツク図、第２図は第１図の
作動説明図である。 １０……デイジタル・アナログ・コンバータ、
１２……入力端子、１３……出力端子、１４……
基準信号入力端子、２０……負帰還回路網、３０
……コード変換回路、３５……直流増幅器。
Claims (1)
- 【特許請求の範囲】 １ 出力端子に次式で表わされる出力電圧V′（n′）
即ち V′（n′）＝ｋ・Ｅ・n′／M′ （但しｋは定数、Ｅは基準電圧入力端子に供給さ
れる電圧、n′は２進信号入力端子に供給される２
進数、M′はn′が到達し得る最大値）を発生する
形式のデイジタル−アナログコンバータの基本構
成素子として具え、且つ前記デイジタル−アナロ
グコンバータの出力端子と基準電圧入力端子との
間に挿入された、αに等しい負帰還率を有する負
帰還回路網を具えるデイジタル−アナログ変換装
置において、当該変換装置は、更に、その入力端
子に供給される２進数ｎと前記２進数n′とを次式 n′＝ｎ・M′／Mα＋（１−α）ｎ （但し、Ｍはｎが到達し得る最大値で、Ｍ
2M′）の関係に従つて対応づけるコード変換手段
を具え、その結果として２進数ｎと前記出力電圧
V′との間に、 V′（np）＝Ｋ・np／Ｍ （但し、Ｋは定数、npはｎの特定の値）の擬似直
線関係が得られるようにしたことを特徴とするデ
イジタル−アナログ変換装置。 ２ 前記負帰還回路網を２個の抵抗R1及びR2の
直列回路で構成し、その一端（R1の端）に一定
電圧Ｕを供給し、かつその他端（R2の端）に電
圧V′を供給し、これら抵抗の共通接続点をデイ
ジタル−アナログコンバータの基準電圧入力端子
に接続し、前記帰還率αがR2／R1＋R2であることを 特徴とする特許請求の範囲第１項記載のデイジタ
ル−アナログ変換装置。 ３ 前記コード変換手段を読出専用メモリで構成
したことを特徴とする特許請求の範囲第１項又は
第２項記載のデイジタル−アナログ変換装置。 ４ 前記デイジタル−アナログコンバータの出力
電圧を増大してＶ＝AV′を出力する利得Ａの直流
増幅器を設けたことを特徴とする特許請求の範囲
第１〜第３項のいずれかに記載のデイジタル−ア
ナログ変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8403280 | 1984-03-02 | ||
| FR8403280A FR2560724B1 (fr) | 1984-03-02 | 1984-03-02 | Dispositif convertisseur numerique-analogique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6121623A JPS6121623A (ja) | 1986-01-30 |
| JPH0547006B2 true JPH0547006B2 (ja) | 1993-07-15 |
Family
ID=9301633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60040346A Granted JPS6121623A (ja) | 1984-03-02 | 1985-03-02 | デイジタル・アナログ変換装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4642608A (ja) |
| EP (1) | EP0155046B1 (ja) |
| JP (1) | JPS6121623A (ja) |
| CA (1) | CA1283736C (ja) |
| DE (1) | DE3574803D1 (ja) |
| FR (1) | FR2560724B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3866373D1 (de) * | 1987-02-17 | 1992-01-09 | Ube Industries | Verfahren zur herstellung eines alkalisalzes von 2-hydroxymethylen-3,3-dialkoxypropannitril und verfahren zur gewinnung eines diese substanz enthaltenden alkoholischen schlammes aus deren synthetischem reaktionsgemisch. |
| DE4021131A1 (de) * | 1990-07-03 | 1992-01-09 | Zumtobel Ag | Schaltungsanordnung und verfahren zum annaehern einer nichtlinearen uebertragungsfunktion |
| US5606318A (en) * | 1994-09-30 | 1997-02-25 | Honeywell Inc. | Apparatus for conversion of scaled binary data |
| US6208278B1 (en) * | 1999-05-07 | 2001-03-27 | Infineon Technologies North America Corp. | System and method for logarithmic digital to analog conversion |
| DE102010039613A1 (de) * | 2010-08-20 | 2012-02-23 | Osram Ag | Ansteuerung einer Lichtquelle |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4130875A (en) * | 1977-03-04 | 1978-12-19 | Ilc Data Device Corporation | Apparatus for reducing the scale factor variation for digital resolver type converters and the like |
| FR2427013A1 (fr) * | 1978-05-24 | 1979-12-21 | Efcis | Procede d'autocorrection de resultats errones delivres par une chaine d'acquisition de donnees et systeme autocorrecteur pour la mise en oeuvre de ce procede |
| SU822208A1 (ru) * | 1979-06-19 | 1981-04-15 | Московский Институт Электроннойтехники | Синус-косинусный цифроаналоговыйпРЕОбРАзОВАТЕль |
| JPS585024A (ja) * | 1981-07-01 | 1983-01-12 | Hitachi Ltd | Ｉｃ化ｄａ変換器に用いる拡散抵抗の電圧依存性補償回路 |
-
1984
- 1984-03-02 FR FR8403280A patent/FR2560724B1/fr not_active Expired
-
1985
- 1985-02-26 US US06/705,938 patent/US4642608A/en not_active Expired - Fee Related
- 1985-02-28 EP EP85200287A patent/EP0155046B1/fr not_active Expired
- 1985-02-28 DE DE8585200287T patent/DE3574803D1/de not_active Expired - Lifetime
- 1985-03-02 JP JP60040346A patent/JPS6121623A/ja active Granted
- 1985-03-28 CA CA000477843A patent/CA1283736C/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0155046A1 (fr) | 1985-09-18 |
| CA1283736C (en) | 1991-04-30 |
| EP0155046B1 (fr) | 1989-12-13 |
| DE3574803D1 (de) | 1990-01-18 |
| FR2560724A1 (fr) | 1985-09-06 |
| JPS6121623A (ja) | 1986-01-30 |
| US4642608A (en) | 1987-02-10 |
| FR2560724B1 (fr) | 1989-04-21 |
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