JPH05210975A - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
- Publication number
- JPH05210975A JPH05210975A JP4014868A JP1486892A JPH05210975A JP H05210975 A JPH05210975 A JP H05210975A JP 4014868 A JP4014868 A JP 4014868A JP 1486892 A JP1486892 A JP 1486892A JP H05210975 A JPH05210975 A JP H05210975A
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- JP
- Japan
- Prior art keywords
- circuit
- bit line
- potential
- period
- self
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】セルフリフレッシュ期間中の消費電流を低下さ
せるため、リフレッシュインターバルを長くとる回路を
提供すること。 【構成】タイマー回路１，カウンター回路２，セルフリ
フレッシュモード判定回路３，ビット線比較電位制御回
路４からなるダイナミックＲＡＭ。 【効果】セルフリフレッシュモード期間中は、ビット線
比較電位を低くしてやる事で、メモリセルの高電位デー
タが、データ保持期間中に低下していても、読み出し動
作が可能となり、リフレッシュ間隔を大きくとる事が可
能となる。
せるため、リフレッシュインターバルを長くとる回路を
提供すること。 【構成】タイマー回路１，カウンター回路２，セルフリ
フレッシュモード判定回路３，ビット線比較電位制御回
路４からなるダイナミックＲＡＭ。 【効果】セルフリフレッシュモード期間中は、ビット線
比較電位を低くしてやる事で、メモリセルの高電位デー
タが、データ保持期間中に低下していても、読み出し動
作が可能となり、リフレッシュ間隔を大きくとる事が可
能となる。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックＲＡＭに関
し、特に半導体集積回路からなり、セルフリフレッシュ
モードを備えたダイナミックＲＡＭ（ランダム・アクセ
ス・メモリ）のビット線比較電位の制御回路に関する。
し、特に半導体集積回路からなり、セルフリフレッシュ
モードを備えたダイナミックＲＡＭ（ランダム・アクセ
ス・メモリ）のビット線比較電位の制御回路に関する。
【０００２】
【従来の技術】従来のダイナミックＲＡＭのセルフリフ
レッシュ制御回路は、図５に示す様に、タイマー回路１
とカウンター回路２とセルフリフレッシュモード判定回
路３とからなる。
レッシュ制御回路は、図５に示す様に、タイマー回路１
とカウンター回路２とセルフリフレッシュモード判定回
路３とからなる。
【０００３】ここで、セルフリフレッシュモード判定回
路３には、二つの入力信号ＲＡＳ（反転値），ＣＡＳ
（反転値）が入力され、その出力信号ＳＲをタイマー回
路１に出力し、タイマー回路１では出力信号Ｐを出力す
る。カウンター回路２には、出力信号ＳＲとタイマー回
路１の出力信号とが入力され、多数のカウンター回路２
の出力信号Ａが出力される。
路３には、二つの入力信号ＲＡＳ（反転値），ＣＡＳ
（反転値）が入力され、その出力信号ＳＲをタイマー回
路１に出力し、タイマー回路１では出力信号Ｐを出力す
る。カウンター回路２には、出力信号ＳＲとタイマー回
路１の出力信号とが入力され、多数のカウンター回路２
の出力信号Ａが出力される。
【０００４】対象となる回路としては、出力信号ＤＷＡ
を出力するダミーワード線駆動回路４と、センスアンプ
５と、１／２ＶＣＣ電位発生回路６と、トランジスタと
コンデンサとからなるメモリセル７と、ワード線８と、
ビット線予備充電信号ＰＲの入力端子と、ビット線９と
を備え、トランジスタを介してビット線９に出力信号Ｈ
Ｖを回路６が供給している。
を出力するダミーワード線駆動回路４と、センスアンプ
５と、１／２ＶＣＣ電位発生回路６と、トランジスタと
コンデンサとからなるメモリセル７と、ワード線８と、
ビット線予備充電信号ＰＲの入力端子と、ビット線９と
を備え、トランジスタを介してビット線９に出力信号Ｈ
Ｖを回路６が供給している。
【０００５】図６には、図５で示した各種信号が同一符
号で示してある。ここで、出力信号ＤＷＡの電圧レベル
はＶＣＣの半分、出力信号ＨＶもＶＣＣの半分である。
号で示してある。ここで、出力信号ＤＷＡの電圧レベル
はＶＣＣの半分、出力信号ＨＶもＶＣＣの半分である。
【０００６】
【発明が解決しようとする課題】この従来のダイナミッ
クＲＡＭの回路では、セルフリフレッシュ期間中にメモ
リセル７の電位がジャンクションリーク電流により低下
した際に、センス動作時のビット線９の比較電位は変わ
らない為、特にメモリセル８の高電位との差電位が充分
とれなくなり、誤判定してしまうという問題点が有っ
た。
クＲＡＭの回路では、セルフリフレッシュ期間中にメモ
リセル７の電位がジャンクションリーク電流により低下
した際に、センス動作時のビット線９の比較電位は変わ
らない為、特にメモリセル８の高電位との差電位が充分
とれなくなり、誤判定してしまうという問題点が有っ
た。
【０００７】本発明の目的は、前記問題点を解決し、メ
モリセルの誤判定が発生しないようにしたダイナミック
ＲＡＭを提供することにある。
モリセルの誤判定が発生しないようにしたダイナミック
ＲＡＭを提供することにある。
【０００８】
【課題を解決するための手段】本発明の構成は、セルフ
リフレッシュのモードを備えたダイナミックＲＡＭにお
いて、前記セルフリフレッシュの期間中にビット線比較
電位を下げる手段を備える事を特徴とする。
リフレッシュのモードを備えたダイナミックＲＡＭにお
いて、前記セルフリフレッシュの期間中にビット線比較
電位を下げる手段を備える事を特徴とする。
【０００９】
【実施例】図１は本発明の第１の実施例のダイナミック
ＲＡＭを示す回路図である。
ＲＡＭを示す回路図である。
【００１０】図１において、ダイナミックＲＡＭは、タ
イマー回路１とカウンター回路２とセルフリフレッシュ
モード判定回路３とビット線比較電位制御回路１４とを
備えている。
イマー回路１とカウンター回路２とセルフリフレッシュ
モード判定回路３とビット線比較電位制御回路１４とを
備えている。
【００１１】これの対象となる回路として、ビット線比
較電位制御回路１４と、センスアンプ５と、トランジス
タ及びコンデンサからなるメモリセル７と、ワード線８
とがある。
較電位制御回路１４と、センスアンプ５と、トランジス
タ及びコンデンサからなるメモリセル７と、ワード線８
とがある。
【００１２】セルフリフレッシュモード判定回路３は、
入力信号ＲＡＳ（反転値），ＣＡＳ（反転値）が入力さ
れ、出力信号ＳＲをカウンター回路２，ダミーワード線
駆動回路２０，タイマー回路１に出力する。タイマー回
路１は、出力信号Ｐとカウンター回路２への出力信号と
を出力する。カウンター回路２は、複数の出力信号Ａを
出力する。ダミーワード線駆動回路２０の出力信号ＤＷ
は、ＶＣＣの電圧レベルを有し、コンデンサを介して、
センスアンプ５に入力される。
入力信号ＲＡＳ（反転値），ＣＡＳ（反転値）が入力さ
れ、出力信号ＳＲをカウンター回路２，ダミーワード線
駆動回路２０，タイマー回路１に出力する。タイマー回
路１は、出力信号Ｐとカウンター回路２への出力信号と
を出力する。カウンター回路２は、複数の出力信号Ａを
出力する。ダミーワード線駆動回路２０の出力信号ＤＷ
は、ＶＣＣの電圧レベルを有し、コンデンサを介して、
センスアンプ５に入力される。
【００１３】図２は図１の動作を示す波形図である。
【００１４】図２において、各信号波形は図１と同一符
号を用いている。
号を用いている。
【００１５】カス・ビフォア・ラス・モード（ＣＡＳ
ＢＥＦＯＲＥ ＲＡＳ ＭＯＤＥ）に入って一定期間以
上経過すると、セルフリフレッシュモード判定回路３の
判定信号ＳＲが高（ＨＩＧＨ）となって、タイマー回路
１とカウンター回路２とビット線比較電位制御回路４と
が活性化される。
ＢＥＦＯＲＥ ＲＡＳ ＭＯＤＥ）に入って一定期間以
上経過すると、セルフリフレッシュモード判定回路３の
判定信号ＳＲが高（ＨＩＧＨ）となって、タイマー回路
１とカウンター回路２とビット線比較電位制御回路４と
が活性化される。
【００１６】タイマー回路１によって発生される一定周
期のパルス信号Ｐと、カウンター回路２によって発生さ
れるアドレスにより、リフレッシュ動作が行われる。
期のパルス信号Ｐと、カウンター回路２によって発生さ
れるアドレスにより、リフレッシュ動作が行われる。
【００１７】この際、ビット線比較電位制御回路１４で
は、ダミーワード線駆動ＤＷが通常の１／２ＶＣＣか
ら、ＶＣＣ駆動へ変わる。このため、ビット線比較電位
は低下して、高電位データの読みだし動作は改善され
る。
は、ダミーワード線駆動ＤＷが通常の１／２ＶＣＣか
ら、ＶＣＣ駆動へ変わる。このため、ビット線比較電位
は低下して、高電位データの読みだし動作は改善され
る。
【００１８】次に本発明の第２の実施例を図面を参照し
て説明する。図３は本発明の第２の実施例のダイナミッ
クＲＡＭの回路図である。
て説明する。図３は本発明の第２の実施例のダイナミッ
クＲＡＭの回路図である。
【００１９】図３において、第２の実施例は、タイマー
回路１とカウンター回路２とセルフリフレッシュモード
判定回路３とは前記第１の実施例と同じであり、ビット
線比較電位制御回路１５は構成が異なる。
回路１とカウンター回路２とセルフリフレッシュモード
判定回路３とは前記第１の実施例と同じであり、ビット
線比較電位制御回路１５は構成が異なる。
【００２０】図４に各回路の動作波形図を示す。
【００２１】セルフリフレッシュモード中のビット線比
較電位制御回路１５に関して説明する。ビット線比較電
位制御回路１５は、１／２ＶＣＣ電位発生回路の発生電
位を下げる事により、ビット線予備充電電位を通常の１
／２ＶＣＣから下げた出力信号ＨＶＣＣを出力する。こ
のため、ビット線比較電位は低下して、高電位データの
読みだし動作は改善される。
較電位制御回路１５に関して説明する。ビット線比較電
位制御回路１５は、１／２ＶＣＣ電位発生回路の発生電
位を下げる事により、ビット線予備充電電位を通常の１
／２ＶＣＣから下げた出力信号ＨＶＣＣを出力する。こ
のため、ビット線比較電位は低下して、高電位データの
読みだし動作は改善される。
【００２２】以上のように、本実施例のダイナミックＲ
ＡＭは、図５の回路構成の他に、ビット線比較電位を下
げる回路４を備えている。
ＡＭは、図５の回路構成の他に、ビット線比較電位を下
げる回路４を備えている。
【００２３】ダイナミックＲＡＭのメモリセルは、通常
シリコン基盤表面に形成された不純物拡散層と対向電極
と絶縁層とからなるコンデンサにより構成されている。
このコンデンサに蓄えられた高電位レベルは時間の経過
と共に接合部リーク電流により低下してしまう。メモリ
セルの高電位データと低電位データとの判定は、ビット
線電位との比較によって行われる為、ビット線比較電位
は両方の中間である事が望ましい。
シリコン基盤表面に形成された不純物拡散層と対向電極
と絶縁層とからなるコンデンサにより構成されている。
このコンデンサに蓄えられた高電位レベルは時間の経過
と共に接合部リーク電流により低下してしまう。メモリ
セルの高電位データと低電位データとの判定は、ビット
線電位との比較によって行われる為、ビット線比較電位
は両方の中間である事が望ましい。
【００２４】セルフリフレッシュモードでは消費電流を
できるだけ小さくする為、リフレッシュ間隔を大きくと
る。このため、データの保持時間は長くなり、メモリセ
ルの高電位データは低下している。従って、ビット線比
較電位を下げる事により、高電位データの読みだし動作
を改善する事で、リフレッシュ間隔を大きくとる事が可
能となる。
できるだけ小さくする為、リフレッシュ間隔を大きくと
る。このため、データの保持時間は長くなり、メモリセ
ルの高電位データは低下している。従って、ビット線比
較電位を下げる事により、高電位データの読みだし動作
を改善する事で、リフレッシュ間隔を大きくとる事が可
能となる。
【００２５】
【発明の効果】以上説明した様に、本発明は、セルフリ
フレッシュモード期間中、ビット線比較電位を下げる事
により、高電位データの読みだし動作を改善する事で、
リフレッシュ間隔を大きくとり、消費電流を減らす事が
可能となる効果を有する。
フレッシュモード期間中、ビット線比較電位を下げる事
により、高電位データの読みだし動作を改善する事で、
リフレッシュ間隔を大きくとり、消費電流を減らす事が
可能となる効果を有する。
【図１】本発明の第１の実施例のダイナミックＲＡＭの
回路図である。
回路図である。
【図２】第１の実施例の各信号の波形図である。
【図３】本発明の第２の実施例の回路図である。
【図４】第２の実施例の各信号の波形図である。
【図５】従来のダイナミックＲＡＭの回路図である。
【図６】従来の回路の各信号の波形図である。
１ タイマー回路 ２ カウンター回路 ３ セルフリフレッシュモード判定回路 ４，２０ ダミーワード線駆動回路 ５ センスアンプ ６，２０ １／２ＶＣＣ電位発生回路 ７ メモリセル ８ ワード線 ９ ビット線 １４，１５ ビット線比較電位制御回路 ＰＲ ビット線予備充電信号
Claims (1)
- 【請求項１】 セルフリフレッシュのモードを備えたダ
イナミックＲＡＭにおいて、前記セルフリフレッシュの
期間中にビット線比較電位を下げる手段を備える事を特
徴とするダイナミックＲＡＭ．
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014868A JPH05210975A (ja) | 1992-01-30 | 1992-01-30 | ダイナミックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014868A JPH05210975A (ja) | 1992-01-30 | 1992-01-30 | ダイナミックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210975A true JPH05210975A (ja) | 1993-08-20 |
Family
ID=11873004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014868A Pending JPH05210975A (ja) | 1992-01-30 | 1992-01-30 | ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210975A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005536827A (ja) * | 2002-08-29 | 2005-12-02 | マイクロン テクノロジー，インコーポレイティド | Ｄｒａｍセンス増幅器のバイアスセンシング |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217986A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPH01208793A (ja) * | 1988-02-16 | 1989-08-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01208794A (ja) * | 1988-02-16 | 1989-08-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0229989A (ja) * | 1988-07-19 | 1990-01-31 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
-
1992
- 1992-01-30 JP JP4014868A patent/JPH05210975A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217986A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPH01208793A (ja) * | 1988-02-16 | 1989-08-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01208794A (ja) * | 1988-02-16 | 1989-08-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0229989A (ja) * | 1988-07-19 | 1990-01-31 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ装置 |
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|---|---|---|---|---|
| JP2005536827A (ja) * | 2002-08-29 | 2005-12-02 | マイクロン テクノロジー，インコーポレイティド | Ｄｒａｍセンス増幅器のバイアスセンシング |
| US7903488B2 (en) | 2002-08-29 | 2011-03-08 | Micron Technology, Inc. | Bias sensing in DRAM sense amplifiers through voltage-coupling/decoupling device |
| US8767496B2 (en) | 2002-08-29 | 2014-07-01 | Micron Technology, Inc. | Bias sensing in DRAM sense amplifiers through voltage-coupling/decoupling device |
| US9633714B2 (en) | 2002-08-29 | 2017-04-25 | Micron Technology, Inc. | Methods for bias sensing in DRAM sense amplifiers through voltage-coupling/decoupling devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980721 |