JPS61221938A - シ−ケンス回路 - Google Patents
シ−ケンス回路Info
- Publication number
- JPS61221938A JPS61221938A JP60064900A JP6490085A JPS61221938A JP S61221938 A JPS61221938 A JP S61221938A JP 60064900 A JP60064900 A JP 60064900A JP 6490085 A JP6490085 A JP 6490085A JP S61221938 A JPS61221938 A JP S61221938A
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- Japan
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- logic
- ram
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- port
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はシーケンス回路、特に半導体回路を使用した柔
軟性のあるシーケンス回路に関する。
軟性のあるシーケンス回路に関する。
第４図に従来の一般的なシーケンス回路のブロック図を
示す。この回路は入力部論理手段１．状態記憶手段２．
出力部論理手段３から構成されている。状態記憶手段２
には、通常フリップフロップ回路が用いられる。入力部
論理手段１と出力部論理手段３は、一般に論理ゲートま
たはＲＯＭによって構成される。入力部論理手段１は、
外部人力４と状態記憶手段２に記憶されている論理状態
５とを入力し、これらに所定の論理演算を施して新たな
論理状態６を発生し、状態記憶手段２の記憶内容は新た
な論理状！１６に書換えられる。一方、状態記憶手段２
に記憶されている論理状態５は出力部論理手段３にも与
えられ、ここで所定の論理演算が施されて状態用カフと
して出力される。このようにして、シーケンス回路は常
に現在の論理状態と外部入力とに基づいて次の論理状態
を決定する。
示す。この回路は入力部論理手段１．状態記憶手段２．
出力部論理手段３から構成されている。状態記憶手段２
には、通常フリップフロップ回路が用いられる。入力部
論理手段１と出力部論理手段３は、一般に論理ゲートま
たはＲＯＭによって構成される。入力部論理手段１は、
外部人力４と状態記憶手段２に記憶されている論理状態
５とを入力し、これらに所定の論理演算を施して新たな
論理状態６を発生し、状態記憶手段２の記憶内容は新た
な論理状！１６に書換えられる。一方、状態記憶手段２
に記憶されている論理状態５は出力部論理手段３にも与
えられ、ここで所定の論理演算が施されて状態用カフと
して出力される。このようにして、シーケンス回路は常
に現在の論理状態と外部入力とに基づいて次の論理状態
を決定する。
前述のように入力部論理手段１および出力部論理手段３
は論理ゲートまたはＲＯＭで構成されているため、ここ
で行われる論理演算は論理ゲートの組合せまたはＲＯＭ
の内容によって一義的に決まり、結局シーケンス回路の
動作もこれらによって一義的に決まることになる。従っ
て、仕様変更等によってシーケンス回路の動作を変更す
るためには、組合せた論理ゲートの再設計またはＲＯＭ
の取換えを行わなくてはならない。わずかな仕様変更に
ついても回路全体を変更しなければならないので、これ
は労力、コストの大きな浪費となる。
は論理ゲートまたはＲＯＭで構成されているため、ここ
で行われる論理演算は論理ゲートの組合せまたはＲＯＭ
の内容によって一義的に決まり、結局シーケンス回路の
動作もこれらによって一義的に決まることになる。従っ
て、仕様変更等によってシーケンス回路の動作を変更す
るためには、組合せた論理ゲートの再設計またはＲＯＭ
の取換えを行わなくてはならない。わずかな仕様変更に
ついても回路全体を変更しなければならないので、これ
は労力、コストの大きな浪費となる。
また、１つのシーケンス回路に状況に応じて異なる動作
を行わせるためには、各動作についての組合上論理ゲー
トまたはＲＯＭを準備しなくてはならないため回路全体
が大きく複雑化することになる。
を行わせるためには、各動作についての組合上論理ゲー
トまたはＲＯＭを準備しなくてはならないため回路全体
が大きく複雑化することになる。
そこで本発明は論理動作を容易に変更することのできる
シーケンス回路を提供することを目的とする。
シーケンス回路を提供することを目的とする。
（発明の概要）
本発明の特徴は、所定の論理状態を記憶する状態記憶手
段と、外部からの入力信号と状態記憶手段に記憶されて
いる論理状態とを入力し、これらに所定の論理演算を施
して新たな論理状態を発生し、状態記憶手段の記憶内容
をこの新たな論理状態に書換える入力部論理手段と、状
態記憶手段に記憶されている論理状態を入力し、これに
所定の論理演算を施して外部への出力信号を発生する出
力部論理手段と、をそなえるシーケンス回路において、
入力部論理手段および／または出力部論理手段の行う論
理演算内容が所望の内容となるように定義するための論
理演算定義手段を設け、論理動作を容易に変更できるよ
うにした点にある。
段と、外部からの入力信号と状態記憶手段に記憶されて
いる論理状態とを入力し、これらに所定の論理演算を施
して新たな論理状態を発生し、状態記憶手段の記憶内容
をこの新たな論理状態に書換える入力部論理手段と、状
態記憶手段に記憶されている論理状態を入力し、これに
所定の論理演算を施して外部への出力信号を発生する出
力部論理手段と、をそなえるシーケンス回路において、
入力部論理手段および／または出力部論理手段の行う論
理演算内容が所望の内容となるように定義するための論
理演算定義手段を設け、論理動作を容易に変更できるよ
うにした点にある。
以下本発明を図示する実施例に基づいて説明する。第１
図は入力部論理手段の行う論理演算内容−を自由に定義
できるようにした実施例である。ここで、入力部論理手
段はデュアルポートＲＡＭ１′で状態記憶手段はフリッ
プフロップ回路で、それぞれ構成されている。ＲＡＭ１
’の第１のアドレスポートＡ１には外部人力４と７リツ
プフロツプ回路２′に記憶されている論理状態５が与え
られ、第１のデータポートＤ１からはアドレスポートＡ
１で指定されたアドレスに記憶されているデータが新た
な論理状１１１６として出力される。通常はこのデュア
ルポートＲＡＭＩ’は第１のポートを使って動作する。
図は入力部論理手段の行う論理演算内容−を自由に定義
できるようにした実施例である。ここで、入力部論理手
段はデュアルポートＲＡＭ１′で状態記憶手段はフリッ
プフロップ回路で、それぞれ構成されている。ＲＡＭ１
’の第１のアドレスポートＡ１には外部人力４と７リツ
プフロツプ回路２′に記憶されている論理状態５が与え
られ、第１のデータポートＤ１からはアドレスポートＡ
１で指定されたアドレスに記憶されているデータが新た
な論理状１１１６として出力される。通常はこのデュア
ルポートＲＡＭＩ’は第１のポートを使って動作する。
即ち、Ｒ／Ｗ信号８は読出しを選択し、アドレスポート
Ａ１に与えられる入力に基づいて、データポートＤ１に
出力されるデータが決定される。また、切換ゲート９は
則じられ、データポートＤ１はフリツプフロツプ回路２
′にのみ接続される。従って本回路は第４図に示す従来
回路と同様に動作する。もつともその動作はＲＡＭ１’
の記憶内容に従って一義的に定まる。この回路に別な
動作を行わせるためには、第２のポートを使いＲＡＭ１
’の内容をｍ換える。
Ａ１に与えられる入力に基づいて、データポートＤ１に
出力されるデータが決定される。また、切換ゲート９は
則じられ、データポートＤ１はフリツプフロツプ回路２
′にのみ接続される。従って本回路は第４図に示す従来
回路と同様に動作する。もつともその動作はＲＡＭ１’
の記憶内容に従って一義的に定まる。この回路に別な
動作を行わせるためには、第２のポートを使いＲＡＭ１
’の内容をｍ換える。
即ち、第２のアドレスポートＡ２には論理演算定義手段
１０からのアドレス信号１１を与え、第２のデータポー
トＤ２（本実施例ではポートＤ１と共通）には論理演算
定義手段１０からのデータ信号１２を与える。このとき
論理演算定義手段１０から切換ゲート９にゲート開放信
号１３を、また、ＲＡＭ１’に書込みを選択するＲ／Ｗ
信＠８を、それぞれ与え、データ信号１２をＲＡＭＩ’
に書込むようにする。これによりＲＡＭ１’の記憶内容
が所望のものに書換えられ、前述の通常動作に戻ったと
きに所望の動作が行われることになる。
１０からのアドレス信号１１を与え、第２のデータポー
トＤ２（本実施例ではポートＤ１と共通）には論理演算
定義手段１０からのデータ信号１２を与える。このとき
論理演算定義手段１０から切換ゲート９にゲート開放信
号１３を、また、ＲＡＭ１’に書込みを選択するＲ／Ｗ
信＠８を、それぞれ与え、データ信号１２をＲＡＭＩ’
に書込むようにする。これによりＲＡＭ１’の記憶内容
が所望のものに書換えられ、前述の通常動作に戻ったと
きに所望の動作が行われることになる。
第２図は出力部論理手段の行う論理演算内容を自由に定
義できるようにした実施例である。ここで、出力部論理
手段はＲＡＭ３’で、状態記憶手段はフリップフロップ
回路２′で、それぞれ構成されている。ＲＡＭ３’はシ
ングルポートＲＡＭであるが、マルチプレクサ１４の働
きによりデュアルポートと同等の機能を果たす。即ち、
マルチプレクサ１４は論理演算定義手段１０からの選択
信号１５に基づいて、フリップフロップ回路２′から出
力される論理状態５か、論理演算定義手段１０から出力
されるアドレス信号１１かを選択してＲＡＭ３’のアド
レスポートＡに与える。通常はこのマルチプレクサ１４
は論理状１１５を選択し、ＲＡＭ３’には読出しを選択
するＲ／Ｗ信号８が与えられる。従って論理状１１５に
よって指定されたアドレスのデータがデータポート０か
ら状態比カフとして出力される。このとき、切換ゲート
９は閉じられている。このようにして本回路は第４図に
示す従来回路と同様に動作する。もつともその動作はＲ
ＡＭ３’の記憶内容に従って一義的に定まる。この回路
に別な動作を行わせるためには、以下の手順に従ってＲ
ＡＭ３’の内容を書換えればよい。即ち、選択信号１５
によってマルチプレクサ１４にアドレス信号１１を選択
させ、ＲＡＭ３′のアドレスを指定し、続いて切換ゲー
ト９にゲート開放信号１３を、また、ＲＡＭ３’に書込
みを選択するＲ／Ｗ信号８を、それぞれ与え、データ信
号１２をＲＡＭ３’のデータポートＤに与えてデータ書
込みを行うようにする。これによりＲＡＭ３’の記憶内
容が所望のものに書換えられ、前述の通常動作に戻った
ときに所望の動作が行なわれることになる。
義できるようにした実施例である。ここで、出力部論理
手段はＲＡＭ３’で、状態記憶手段はフリップフロップ
回路２′で、それぞれ構成されている。ＲＡＭ３’はシ
ングルポートＲＡＭであるが、マルチプレクサ１４の働
きによりデュアルポートと同等の機能を果たす。即ち、
マルチプレクサ１４は論理演算定義手段１０からの選択
信号１５に基づいて、フリップフロップ回路２′から出
力される論理状態５か、論理演算定義手段１０から出力
されるアドレス信号１１かを選択してＲＡＭ３’のアド
レスポートＡに与える。通常はこのマルチプレクサ１４
は論理状１１５を選択し、ＲＡＭ３’には読出しを選択
するＲ／Ｗ信号８が与えられる。従って論理状１１５に
よって指定されたアドレスのデータがデータポート０か
ら状態比カフとして出力される。このとき、切換ゲート
９は閉じられている。このようにして本回路は第４図に
示す従来回路と同様に動作する。もつともその動作はＲ
ＡＭ３’の記憶内容に従って一義的に定まる。この回路
に別な動作を行わせるためには、以下の手順に従ってＲ
ＡＭ３’の内容を書換えればよい。即ち、選択信号１５
によってマルチプレクサ１４にアドレス信号１１を選択
させ、ＲＡＭ３′のアドレスを指定し、続いて切換ゲー
ト９にゲート開放信号１３を、また、ＲＡＭ３’に書込
みを選択するＲ／Ｗ信号８を、それぞれ与え、データ信
号１２をＲＡＭ３’のデータポートＤに与えてデータ書
込みを行うようにする。これによりＲＡＭ３’の記憶内
容が所望のものに書換えられ、前述の通常動作に戻った
ときに所望の動作が行なわれることになる。
第３図は入力部論理手段および出力部論理手段の双方の
行う論理演算内容を自由に定義できるようにした実施例
である。ここで入力部論理手段と出力部論理手段とは、
双方ともにＲＡＭ１６で構成される。即ち、ＲＡＭ１６
のアドレスの一部分が入力部論理手段に、他の一部分が
出力部論理手段に、それぞれ割当てられる。また、状態
記憶手段はフリツプフロツプ回路２′で構成される。
行う論理演算内容を自由に定義できるようにした実施例
である。ここで入力部論理手段と出力部論理手段とは、
双方ともにＲＡＭ１６で構成される。即ち、ＲＡＭ１６
のアドレスの一部分が入力部論理手段に、他の一部分が
出力部論理手段に、それぞれ割当てられる。また、状態
記憶手段はフリツプフロツプ回路２′で構成される。
ＲＡＭ１６はシングルポートＲＡＭであるが、マルチプ
レクサ１４の働きによりデュアルポートと同等の機能を
果たす。即ち、マルチプレクサ１４は論理演算定義手段
１０からの選択信号１５に基づいて、フリップフロップ
回路２′から出力される論理状１５か、論理演算定義手
段１０から出力されるアドレス信号１１かを選択してＲ
ＡＭ１６のアドレスポートＡに与える。通常はこのマル
チプレクサ１４は論理状態５を選択し、ＲＡＭ１６には
読出しを選択するＲ／Ｗ信号８が与えられる。
レクサ１４の働きによりデュアルポートと同等の機能を
果たす。即ち、マルチプレクサ１４は論理演算定義手段
１０からの選択信号１５に基づいて、フリップフロップ
回路２′から出力される論理状１５か、論理演算定義手
段１０から出力されるアドレス信号１１かを選択してＲ
ＡＭ１６のアドレスポートＡに与える。通常はこのマル
チプレクサ１４は論理状態５を選択し、ＲＡＭ１６には
読出しを選択するＲ／Ｗ信号８が与えられる。
従って論理状１！Ｉ５によって指定されたアドレスのデ
ータがデータポートＤから出力される。この出力の一部
は状態比カフとなり、他の一部は新たな論理状態６とし
てフリップフ０ツブ回路２′に与えられる。なお、この
とき切換ゲート９は閉じられている。このようにして本
回路は第４図に示す従来回路と同様に動作する。もつと
もその動作はＲＡＭ１６の記憶内容に従って一義的に定
まる。
ータがデータポートＤから出力される。この出力の一部
は状態比カフとなり、他の一部は新たな論理状態６とし
てフリップフ０ツブ回路２′に与えられる。なお、この
とき切換ゲート９は閉じられている。このようにして本
回路は第４図に示す従来回路と同様に動作する。もつと
もその動作はＲＡＭ１６の記憶内容に従って一義的に定
まる。
この回路に別な動作を行わせるためには、以下の手順に
従ってＲＡＭ１６の内容を書換えればよい。
従ってＲＡＭ１６の内容を書換えればよい。
即ち、選択信号１５によってマルチプレフナ１４にアド
レス信号１１を選択させ、ＲＡＭ１６のアドレスを指定
し、続いて切換ゲート９にゲート開放信号１３を、また
、ＲＡＭ１６に書込みを選択するＲ／Ｗ信号８を、それ
ぞれ与え、データ信号１２をＲＡＭ１６のデータポート
Ｄに与えてデータ書込みを行うようにする。これにより
ＲＡＭ１６の記憶内容が所望のものに書換えられ、前述
の通常動作に戻ったときに所望の動作が行われることに
なる。
レス信号１１を選択させ、ＲＡＭ１６のアドレスを指定
し、続いて切換ゲート９にゲート開放信号１３を、また
、ＲＡＭ１６に書込みを選択するＲ／Ｗ信号８を、それ
ぞれ与え、データ信号１２をＲＡＭ１６のデータポート
Ｄに与えてデータ書込みを行うようにする。これにより
ＲＡＭ１６の記憶内容が所望のものに書換えられ、前述
の通常動作に戻ったときに所望の動作が行われることに
なる。
（発明の効果）
・・以上のとおり本発明によればシーケンス回路におい
て、入力部論理手段および／または出力部論理手段の行
う論理演算内容を、論理演算定義手段を設けて書換える
ようにしたため、論理動作を容易に変更させることがで
きる。
て、入力部論理手段および／または出力部論理手段の行
う論理演算内容を、論理演算定義手段を設けて書換える
ようにしたため、論理動作を容易に変更させることがで
きる。
第１図乃至第３図は本発明に係るシーケンス回路の一実
施例のブロック図、第４図は従来のシーケンス回路のブ
ロック図である。 １・・・入力部論理手段、１′・・・デュアルポートＲ
ＡＭ、２・・・状態記憶手段、２′・・・フリツプフロ
ツプ回路、３・・・出力部論理手段、３′・・・ＲＡＭ
。 ４・・・外部入力、５・・・論理状態、６・・・新たな
論理状態、７・・・状態出力、８・・・Ｒ／Ｗ信号、９
・・・切換ゲート、１０・・・論理演算定義手段、１１
・・・アドレス信号、１２・・・データ信号、１３・・
・ゲート開放信号、１４・・・マルチプレクサ、１５・
・・選択信号、１６・−ＲＡＭ、Ａ、Ａ１．Ａ２・・・
アドレスポート、Ｄ。 ＤＩ、Ｄ２・・・データポート。
施例のブロック図、第４図は従来のシーケンス回路のブ
ロック図である。 １・・・入力部論理手段、１′・・・デュアルポートＲ
ＡＭ、２・・・状態記憶手段、２′・・・フリツプフロ
ツプ回路、３・・・出力部論理手段、３′・・・ＲＡＭ
。 ４・・・外部入力、５・・・論理状態、６・・・新たな
論理状態、７・・・状態出力、８・・・Ｒ／Ｗ信号、９
・・・切換ゲート、１０・・・論理演算定義手段、１１
・・・アドレス信号、１２・・・データ信号、１３・・
・ゲート開放信号、１４・・・マルチプレクサ、１５・
・・選択信号、１６・−ＲＡＭ、Ａ、Ａ１．Ａ２・・・
アドレスポート、Ｄ。 ＤＩ、Ｄ２・・・データポート。
Claims (1)
- 【特許請求の範囲】 １、所定の論理状態を記憶する状態記憶手段と、外部か
らの入力信号と前記状態記憶手段に記憶されている論理
状態とを入力し、これらに所定の論理演算を施して新た
な論理状態を発生し、前記状態記憶手段の記憶内容をこ
の新たな論理状態に書換える入力部論理手段と、前記状
態記憶手段に記憶されている論理状態を入力し、これに
所定の論理演算を施して外部への出力信号を発生する出
力部論理手段と、前記入力部論理手段および／または出
力部論理手段の行う論理演算内容が所望の内容となるよ
うに定義するための論理演算定義手段と、をそなえるこ
とを特徴とするシーケンス回路。 ２、状態記憶手段がフリップフロップ回路であることを
特徴とする特許請求の範囲第１項記載のシーケンス回路
。 ３、入力部論理手段がＲＡＭを有し、この ＲＡＭ内の指定されたアドレスに記憶されているデータ
を新たな論理状態とすることを特徴とする特許請求の範
囲第１項または第２項記載のシーケンス回路。 ４、ＲＡＭがデュアルポートＲＡＭであり、第１のアド
レスポートに外部からの入力信号と状態記憶手段に記憶
されている論理状態とが与えられ、第１のデータポート
が前記状態記憶手段に接続され、第２のアドレスポート
および第２のデータポートが論理演算定義手段に接続さ
れ、前記第１の各ポートがデータ読出しに、前記第２の
各ポートがデータ書込みに、それぞれ用いられることを
特徴とする特許請求の範囲第３項記載のシーケンス回路
。 ５、出力部論理手段がＲＡＭを有し、この ＲＡＭ内の指定されたアドレスに記憶されているデータ
を外部への出力信号とすることを特徴とする特許請求の
範囲第１項乃至第４項のいずれかに記載のシーケンス回
路。 ６、ＲＡＭがデュアルポートＲＡＭであり、第１のアド
レスポートに状態記憶手段に記憶されている論理状態が
与えられ、第１のデータポートから外部への出力信号が
出力され、第２のアドレスポートおよび第２のデータポ
ートが論理演算定義手段に接続され、前記第１の各ポー
トがデータ読出しに、前記第２の各ポートがデータ書込
みに、それぞれ用いられることを特徴とする特許請求の
範囲第５項記載のシーケンス回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064900A JPS61221938A (ja) | 1985-03-28 | 1985-03-28 | シ−ケンス回路 |
| US06/843,748 US4706217A (en) | 1985-03-28 | 1986-03-25 | Sequential logic circuit |
| DE86104150T DE3688564T2 (de) | 1985-03-28 | 1986-03-26 | Sequentielle logische Schaltung. |
| EP86104150A EP0196084B1 (en) | 1985-03-28 | 1986-03-26 | Sequential logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064900A JPS61221938A (ja) | 1985-03-28 | 1985-03-28 | シ−ケンス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61221938A true JPS61221938A (ja) | 1986-10-02 |
Family
ID=13271407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064900A Pending JPS61221938A (ja) | 1985-03-28 | 1985-03-28 | シ−ケンス回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4706217A (ja) |
| EP (1) | EP0196084B1 (ja) |
| JP (1) | JPS61221938A (ja) |
| DE (1) | DE3688564T2 (ja) |
Cited By (1)
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| US4870302A (en) * | 1984-03-12 | 1989-09-26 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
| JPS62202537A (ja) * | 1986-02-19 | 1987-09-07 | Hitachi Ltd | 半導体集積回路装置 |
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| US4786829A (en) * | 1987-02-24 | 1988-11-22 | Letcher John H | Latched fedback memory finite-state-engine |
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