JPS61222096A - Ｃｍｏｓ ｒｏｍデ−タ選択回路 - Google Patents
Ｃｍｏｓ ｒｏｍデ−タ選択回路Info
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- JPS61222096A JPS61222096A JP60291797A JP29179785A JPS61222096A JP S61222096 A JPS61222096 A JP S61222096A JP 60291797 A JP60291797 A JP 60291797A JP 29179785 A JP29179785 A JP 29179785A JP S61222096 A JPS61222096 A JP S61222096A
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- Japan
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- 230000004044 response Effects 0.000 claims description 2
- 238000013500 data storage Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
Landscapes
- Read Only Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１１ユ９遭Ｊ遣！
この発明はＣＭＯ３集積回路ＲＯＭに関するものである
。
。
従来の技術
従来のＮＭＯ３ＲＯＭに右いては、メモリマトリックス
は、一対のデータ記憶トランジスタを通して隣り合うビ
ットラインに接続された一連の列ラインを備えている。
は、一対のデータ記憶トランジスタを通して隣り合うビ
ットラインに接続された一連の列ラインを備えている。
動作時、列ラインはグラウンド電位に落とされていると
、データ記憶トランジスタを通して約５ボルトの電位の
ビットラインからグラウンド電位の列ラインに向けてポ
テンシャル経路ができあがる。列ラインとビットライン
は交互に設けであるので、メモリマトリックスの外部の
列デコードラインは１列ごとに３つのゲートを制御する
。３つのゲートとは即ち、問題になっている列ラインの
プルダウントランジスタと隣り合う２本のビットライン
を対応するデータラインにつなぐ２つのパストランジス
タのゲートである。ＮＭＯ３を用いるということは、ビ
ットラインにＶｃｃ電圧の全てがかからないことを意味
する。何故なら、ビットラインとデータラインの間にあ
るパストランジスタでスレッシホルト電圧降下があるか
らである。ビットラインでの電圧値は各素子ごとのスレ
ッシホルト電圧■、の変化のためチップ内の位置により
異なる可能性がある。
、データ記憶トランジスタを通して約５ボルトの電位の
ビットラインからグラウンド電位の列ラインに向けてポ
テンシャル経路ができあがる。列ラインとビットライン
は交互に設けであるので、メモリマトリックスの外部の
列デコードラインは１列ごとに３つのゲートを制御する
。３つのゲートとは即ち、問題になっている列ラインの
プルダウントランジスタと隣り合う２本のビットライン
を対応するデータラインにつなぐ２つのパストランジス
タのゲートである。ＮＭＯ３を用いるということは、ビ
ットラインにＶｃｃ電圧の全てがかからないことを意味
する。何故なら、ビットラインとデータラインの間にあ
るパストランジスタでスレッシホルト電圧降下があるか
らである。ビットラインでの電圧値は各素子ごとのスレ
ッシホルト電圧■、の変化のためチップ内の位置により
異なる可能性がある。
発明が解ゞしようとする問題点
以上説明したように、従来の回路ではビットライン全体
に一定の電圧値Ｖｃｃをプリチャージすることができな
いという問題点がある。
に一定の電圧値Ｖｃｃをプリチャージすることができな
いという問題点がある。
問題点を解決するための手段
上記問題点を解決するための本発明は、第１ピツトライ
ンと第２ビットラインとが付属している列ラインと、一
方は該列ラインと該第１ビットラインの間に接続され、
他方は該列ラインと該第２ビットラインとの間に接続さ
れている少なくとも１対の記憶トランジスタとを備える
、ＣＭＯＳメモリ集積回路におけるデータ選択回路であ
って、該データ選択回路の前記少なくとも一対の対記憶
トランジスタの多対のゲートが、少なくとも１本の行ラ
インを含む行ライン群のうちの１つの行ラインに共通接
続されて詣り、上記列ラインはＮチャネル・プルダウン
トランジスタを通してグラウンドに接続され、上記ビッ
トラインはそれぞれＰチャネル・パストランジスタを通
して第１データラインと第２データラインに接続され、
上記プルダウントランジスタはゲート電極が列デコード
ラインに接続され、上記パストランジスタはそれぞれゲ
ートが上記列ラインに接続されている構成をもち、上記
列デコードラインの信号に応答しての上記列ラインの正
電位からグラウンド電位への変化が上記Ｐチャネル・パ
ストランジスタを導通させ、上記ビットラインのおのお
のとそれに対応するデータラインとの間に電流経路を形
成する。
ンと第２ビットラインとが付属している列ラインと、一
方は該列ラインと該第１ビットラインの間に接続され、
他方は該列ラインと該第２ビットラインとの間に接続さ
れている少なくとも１対の記憶トランジスタとを備える
、ＣＭＯＳメモリ集積回路におけるデータ選択回路であ
って、該データ選択回路の前記少なくとも一対の対記憶
トランジスタの多対のゲートが、少なくとも１本の行ラ
インを含む行ライン群のうちの１つの行ラインに共通接
続されて詣り、上記列ラインはＮチャネル・プルダウン
トランジスタを通してグラウンドに接続され、上記ビッ
トラインはそれぞれＰチャネル・パストランジスタを通
して第１データラインと第２データラインに接続され、
上記プルダウントランジスタはゲート電極が列デコード
ラインに接続され、上記パストランジスタはそれぞれゲ
ートが上記列ラインに接続されている構成をもち、上記
列デコードラインの信号に応答しての上記列ラインの正
電位からグラウンド電位への変化が上記Ｐチャネル・パ
ストランジスタを導通させ、上記ビットラインのおのお
のとそれに対応するデータラインとの間に電流経路を形
成する。
芸月
この発明による、ＣＭＯ３ＲＯＭ用データ選択回路では
、ビットライン上のＰチャネル・パストランジスタはゲ
ートがビットラインにはさまれた列ラインに直接つなが
っている。すると、列デコードラインは列ライン一本に
つきその列ライン上のトランジスタをひとつ制御する。
、ビットライン上のＰチャネル・パストランジスタはゲ
ートがビットラインにはさまれた列ラインに直接つなが
っている。すると、列デコードラインは列ライン一本に
つきその列ライン上のトランジスタをひとつ制御する。
その列ラインが地上電位になると、初めはオフとなって
いたＰチャネル・パストランジスタが、チップ全体に一
定の電圧値Ｖｃｃを与える経路をつくり出す。
いたＰチャネル・パストランジスタが、チップ全体に一
定の電圧値Ｖｃｃを与える経路をつくり出す。
実施例
第１図に、先に説明した従来の回路を示す。この回路で
は列ライン１１０はビットライン１１２と１１４にはさ
まれていて、ビットライン１１２と列ライン１１０の間
にはデータ記憶トランジスタ１０２が、ビットライン１
１４と列ライン１１０の間にはデータ記憶トランジスタ
１０４が接続されている。それに加えて、ワードライン
１１９がトランジスタ１０２と１０４のゲートに接続さ
れている。このような回路はもちろん、メモリマトリッ
クス全体に分布している。列操作は、プルダウン・トラ
ンジスタ１２０とパス・トランジスタ１２２と１２４を
制御する列デコードライン１１７により行なわれる。ト
ランジスタ１２０は列ラインをグラウンドに落とす。ま
た、トランジスタ１２２はデータライン１１３とビット
ライン１１２とを接続する電流路を作り、トランジスタ
１２４はデータライン１１５とビットライン１１４とを
接続する電流路を作る。［Ｖ、、−パストランジスタの
■ｔ〕より高くない電圧がビットラインとそれに対応す
るデータラインの間を通過するため、全体がＣＭＯＳレ
ベルの望ましい値であるＶｃｃとなるかわりに、ビット
ラインは上記の低い電圧値にプリチャージされる。
は列ライン１１０はビットライン１１２と１１４にはさ
まれていて、ビットライン１１２と列ライン１１０の間
にはデータ記憶トランジスタ１０２が、ビットライン１
１４と列ライン１１０の間にはデータ記憶トランジスタ
１０４が接続されている。それに加えて、ワードライン
１１９がトランジスタ１０２と１０４のゲートに接続さ
れている。このような回路はもちろん、メモリマトリッ
クス全体に分布している。列操作は、プルダウン・トラ
ンジスタ１２０とパス・トランジスタ１２２と１２４を
制御する列デコードライン１１７により行なわれる。ト
ランジスタ１２０は列ラインをグラウンドに落とす。ま
た、トランジスタ１２２はデータライン１１３とビット
ライン１１２とを接続する電流路を作り、トランジスタ
１２４はデータライン１１５とビットライン１１４とを
接続する電流路を作る。［Ｖ、、−パストランジスタの
■ｔ〕より高くない電圧がビットラインとそれに対応す
るデータラインの間を通過するため、全体がＣＭＯＳレ
ベルの望ましい値であるＶｃｃとなるかわりに、ビット
ラインは上記の低い電圧値にプリチャージされる。
第２図には、Ｐチャネル・パスゲートを用いてビットラ
インの電圧を■。ＣにしたＣＭＯ３回路を示す。第１図
と共通する素子には同じ参照番号が付しである。動作中
は、この発明の要部をなさない従来の手段で列ラインと
２本のビットラインはすべて電圧■。Ｃにプリチャージ
される。第１図のＮチャネル・パスゲート１２２と１２
４に代わるＰチャネル・パスゲート１３２と１３４のた
め、ビットラインからデータラインに至るまで電圧をＶ
ｃｃとすることが可能となる。しかし今度は、パスゲー
ト１３２と１３４のゲートは、列デコードライン１１７
の反転信号である列デコードラインの新しい信号１２７
により駆動される。こうすると、第１図の回路と比べて
２倍の列デコードラインが必要となる。
インの電圧を■。ＣにしたＣＭＯ３回路を示す。第１図
と共通する素子には同じ参照番号が付しである。動作中
は、この発明の要部をなさない従来の手段で列ラインと
２本のビットラインはすべて電圧■。Ｃにプリチャージ
される。第１図のＮチャネル・パスゲート１２２と１２
４に代わるＰチャネル・パスゲート１３２と１３４のた
め、ビットラインからデータラインに至るまで電圧をＶ
ｃｃとすることが可能となる。しかし今度は、パスゲー
ト１３２と１３４のゲートは、列デコードライン１１７
の反転信号である列デコードラインの新しい信号１２７
により駆動される。こうすると、第１図の回路と比べて
２倍の列デコードラインが必要となる。
何故なら、主ラインがプルダウン・トランジスタを駆動
し、従ラインがパスゲートを駆動するという具合に、そ
れぞれのトランジスタを駆動するのに主と従の２本のデ
コードラインが使われるからである。
し、従ラインがパスゲートを駆動するという具合に、そ
れぞれのトランジスタを駆動するのに主と従の２本のデ
コードラインが使われるからである。
第３図に、この発明による回路の実施例を示す。
前と同様、同じ素子には同じ参照番号が付しである。こ
の回路の機能は第２図の回路と同じである。
の回路の機能は第２図の回路と同じである。
異なるのは、Ｐチャネル・パスゲートが縦列デコード信
号ではな（列ライン１１０により駆動される点である。
号ではな（列ライン１１０により駆動される点である。
この実施例では列ライン１１０とその列ラインのプルダ
ウン・トランジスタ１２０は、この列ライン機能のため
に用いられ、また、Ｐチャネル・パスゲートを駆動する
に必要な列デコードラインの反転を局部的に生じさせる
ダイナミック・インバータとして用いられる。従って、
第２図に示した反転デコードライン１２７は必要なくな
る。
ウン・トランジスタ１２０は、この列ライン機能のため
に用いられ、また、Ｐチャネル・パスゲートを駆動する
に必要な列デコードラインの反転を局部的に生じさせる
ダイナミック・インバータとして用いられる。従って、
第２図に示した反転デコードライン１２７は必要なくな
る。
発明の効果
第３図の実施例は第１図や第２図の回路に比べて以下の
点がすぐれている。
点がすぐれている。
第１図の回路とは異なりこの発明では、Ｎチャネルの代
わりにＰチャネル・パスゲートを使うことによりビット
ラインを完全に電圧Ｖｃｃにプリチャージすることがで
きる。この結果、ビットラインに関してはチップ全体に
一定のプリチャージ電圧をかけることができる。これは
、スレッシホルト電圧が変動する従来例と比べて対照的
である。
わりにＰチャネル・パスゲートを使うことによりビット
ラインを完全に電圧Ｖｃｃにプリチャージすることがで
きる。この結果、ビットラインに関してはチップ全体に
一定のプリチャージ電圧をかけることができる。これは
、スレッシホルト電圧が変動する従来例と比べて対照的
である。
第１図の回路とは異なりこの発明では、列デコードライ
ンには１列につきトランジスタは３つではなく１つしか
接続されていないため列デコードライン１１７の静電容
量が小さくなる。一本のデコードラインで１００以上の
列を制御するような大きなチップでこの差は大きな意味
をもつ。
ンには１列につきトランジスタは３つではなく１つしか
接続されていないため列デコードライン１１７の静電容
量が小さくなる。一本のデコードラインで１００以上の
列を制御するような大きなチップでこの差は大きな意味
をもつ。
第２図の回路とは異なりこの発明では、Ｐチャネル・パ
スゲートを駆動する反転デコードラインを必要としない
。
スゲートを駆動する反転デコードラインを必要としない
。
パスゲートの静電容量はそれぞれは無視できるほど小さ
いが、集まるとかなりの大きさになる。
いが、集まるとかなりの大きさになる。
第１図と第２図の回路とは異なりこの発明では、そのパ
スゲートを各列ラインに別々に設けである。
スゲートを各列ラインに別々に設けである。
列ラインの静電容量は２つのパスゲートの静電容量より
もずっと大きいため、パスゲートの静電容量はこの列ラ
インの動作には殆ど影響しない。
もずっと大きいため、パスゲートの静電容量はこの列ラ
インの動作には殆ど影響しない。
さらに別の利点としては、第３図の実施例のパストラン
ジスタ１３２′と１３４゛の領域が広いことがある。こ
のため、データラインが低インピーダンスとなり（デー
タラインへの電荷移動がしやすくなり）、センス増幅器
や他のセンス装置に対する信号の質がよくなる。
ジスタ１３２′と１３４゛の領域が広いことがある。こ
のため、データラインが低インピーダンスとなり（デー
タラインへの電荷移動がしやすくなり）、センス増幅器
や他のセンス装置に対する信号の質がよくなる。
以上、列ラインがＮチャネル・トランジスタを通してグ
ラウンドに落とされ、ビットラインに、電圧Ｖ ｃ ｃ
となるＰチャネル・トランジスタをもつ実施例に関して
この発明の説明を行なった。しかし、電圧、極性ともに
反転した同等の回路を作ることが可能なことが、この発
明に関する上記の説明かられ、かる。この場合、列ライ
ンのＰチャネル・プルアップトランジスタの電圧をＶｃ
ｃとし、ビットラインのＮチャネル・パストランジスタ
をグラウンドに落とすように構成する。従って、特許請
求の範囲の記述のチャネルの極性と電圧は反転したもの
も含んでいると考えるべきである。
ラウンドに落とされ、ビットラインに、電圧Ｖ ｃ ｃ
となるＰチャネル・トランジスタをもつ実施例に関して
この発明の説明を行なった。しかし、電圧、極性ともに
反転した同等の回路を作ることが可能なことが、この発
明に関する上記の説明かられ、かる。この場合、列ライ
ンのＰチャネル・プルアップトランジスタの電圧をＶｃ
ｃとし、ビットラインのＮチャネル・パストランジスタ
をグラウンドに落とすように構成する。従って、特許請
求の範囲の記述のチャネルの極性と電圧は反転したもの
も含んでいると考えるべきである。
第１図は、従来のデータ選択回路であり、第２図は、Ｐ
チャネル・パストランジスタを用いたわかりやすい回路
であり、 第３図は、この発明による回路の実施例である。 （主な参照番号） １０２．１０４ ・・データ記憶トランジスタ１１０
・・列ライン、 １１２．１１４ ・・ビットライン、１１３．１１５
・・データライン、１１７・・列デコードライン、 １１９・・ワードライン、 １２０・・プルダウントランジスタ、 １２２．１２４ ・・Ｎチャネル・パストランジスタ
、１３２．１３４．１３２°、１３４°・・Ｐチャネル
・パストランジスタ、
チャネル・パストランジスタを用いたわかりやすい回路
であり、 第３図は、この発明による回路の実施例である。 （主な参照番号） １０２．１０４ ・・データ記憶トランジスタ１１０
・・列ライン、 １１２．１１４ ・・ビットライン、１１３．１１５
・・データライン、１１７・・列デコードライン、 １１９・・ワードライン、 １２０・・プルダウントランジスタ、 １２２．１２４ ・・Ｎチャネル・パストランジスタ
、１３２．１３４．１３２°、１３４°・・Ｐチャネル
・パストランジスタ、
Claims (1)
- （１）第１ビットラインと第２ビットラインとが付属し
ている列ラインと、一方は該列ラインと該第１ビットラ
インの間に接続され、他方は該列ラインと該第２ビット
ラインとの間に接続されている少なくとも１対の記憶ト
ランジスタとを備える、ＣＭＯＳメモリ集積回路におけ
るデータ選択回路であって、該データ選択回路の前記少
なくとも一対の対記憶トランジスタの各対のゲートが、
少なくとも１本の行ラインを含む行ライン群のうちの１
つの行ラインに共通接続されており、上記列ラインはＮ
チャネル・プルダウントランジスタを通してグラウンド
に接続され、上記ビットラインはそれぞれＰチャネル・
パストランジスタを通して第１データラインと第２デー
タラインに接続され、上記プルダウントランジスタはゲ
ート電極が列デコードラインに接続され、上記パストラ
ンジスタはそれぞれゲートが上記列ラインに接続されて
いる構成をもち、上記列デコードラインの信号に応答し
ての上記列ラインの正電位からグラウンド電位への変化
が上記Ｐチャネル・パストランジスタを導通させ、上記
ビットラインのおのおのとそれに対応するデータライン
との間に電流経路を形成することを特徴とするデータ選
択回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/686,330 US4571708A (en) | 1984-12-26 | 1984-12-26 | CMOS ROM Data select circuit |
| US686330 | 2000-10-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61222096A true JPS61222096A (ja) | 1986-10-02 |
| JP2504724B2 JP2504724B2 (ja) | 1996-06-05 |
Family
ID=24755864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29179785A Expired - Lifetime JP2504724B2 (ja) | 1984-12-26 | 1985-12-24 | Ｃｍｏｓ ｒｏｍデ−タ選択回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4571708A (ja) |
| EP (1) | EP0188956B1 (ja) |
| JP (1) | JP2504724B2 (ja) |
| KR (1) | KR930004176B1 (ja) |
| DE (1) | DE3582323D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196647A (ja) * | 1988-01-31 | 1989-08-08 | Nec Corp | 誤り訂正機能を有する記憶装置 |
| US5099297A (en) * | 1988-02-05 | 1992-03-24 | Emanuel Hazani | EEPROM cell structure and architecture with programming and erase terminals shared between several cells |
| GB9007788D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Dynamic memory bitline precharge scheme |
| US5784327A (en) * | 1991-06-12 | 1998-07-21 | Hazani; Emanuel | Memory cell array selection circuits |
| JP2637314B2 (ja) * | 1991-08-30 | 1997-08-06 | 株式会社東芝 | 不揮発性メモリ回路 |
| US7623367B2 (en) * | 2006-10-13 | 2009-11-24 | Agere Systems Inc. | Read-only memory device and related method of design |
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|---|---|---|---|---|
| JPS5493338A (en) * | 1977-10-11 | 1979-07-24 | Texas Instruments Inc | Read only memory |
| JPS5634192A (en) * | 1979-08-29 | 1981-04-06 | Matsushita Electric Ind Co Ltd | Memory unit |
| JPS58137194A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5819144B2 (ja) * | 1977-12-02 | 1983-04-16 | 株式会社東芝 | 読み出し専用記憶装置 |
| US4207616A (en) * | 1978-11-29 | 1980-06-10 | Teletype Corporation | Logic array having improved speed characteristics |
| JPS5939839B2 (ja) * | 1980-05-12 | 1984-09-26 | セイコーエプソン株式会社 | リ−ド・オンリ−・メモリ− |
| JPS5883392A (ja) * | 1981-11-10 | 1983-05-19 | Matsushita Electronics Corp | 読出し専用メモリおよびその製造方法 |
-
1984
- 1984-12-26 US US06/686,330 patent/US4571708A/en not_active Expired - Lifetime
-
1985
- 1985-12-20 DE DE8585402564T patent/DE3582323D1/de not_active Expired - Lifetime
- 1985-12-20 EP EP85402564A patent/EP0188956B1/en not_active Expired - Lifetime
- 1985-12-24 JP JP29179785A patent/JP2504724B2/ja not_active Expired - Lifetime
- 1985-12-24 KR KR1019850009824A patent/KR930004176B1/ko not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493338A (en) * | 1977-10-11 | 1979-07-24 | Texas Instruments Inc | Read only memory |
| JPS5634192A (en) * | 1979-08-29 | 1981-04-06 | Matsushita Electric Ind Co Ltd | Memory unit |
| JPS58137194A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930004176B1 (ko) | 1993-05-21 |
| US4571708A (en) | 1986-02-18 |
| JP2504724B2 (ja) | 1996-06-05 |
| DE3582323D1 (de) | 1991-05-02 |
| EP0188956A3 (en) | 1989-02-22 |
| KR860005376A (ko) | 1986-07-21 |
| EP0188956A2 (en) | 1986-07-30 |
| EP0188956B1 (en) | 1991-03-27 |
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