JPS61222097A - ビツトライン相互配置型ｒｏｍ - Google Patents

ビツトライン相互配置型ｒｏｍ

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JPS61222097A
JPS61222097A JP60299605A JP29960585A JPS61222097A JP S61222097 A JPS61222097 A JP S61222097A JP 60299605 A JP60299605 A JP 60299605A JP 29960585 A JP29960585 A JP 29960585A JP S61222097 A JPS61222097 A JP S61222097A
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    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/126—Virtual ground arrays

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  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、集積回路記憶装置、特にＲＯＭに関するも
のである。
従来の技術 従来技術において一般的なＲＯＭは、Ｘセルタ゛イブの
構成のＲＯＭである。このＲＯＭは、列ラインとビット
ラインが交互している。各列ラインは、単一トランジス
タメモリセルを通じて隣り合うビットラインと接続して
いる。このトランジスタは、高スレシコホールド状態、
従って常にオフ、または通常の低スレシュホールド状態
、従ってゲートがハイのときに導通、のいずれかの状態
にプログラムされている。動作中は、列デコーダ回路か
らの信号がプルダウントランジスタを制御して被選択列
ラインをグラウンドに落とし、両隣りのビットラインの
ＮＭＯＳパストランジスタをオンにする。その結果、オ
ン状態でプログラムされた被選択行ライン内のトランジ
スタに対してビットラインからグラウンドへの電流経路
が形成される。
グラウンドへの経路をもつビットラインは初期プリチャ
ージ状態と比べて電圧が低下する。これに対し、非常に
高いスレシュホールドにプログラムされたトランジスタ
に接続されたビットラインはプリチャージ電圧のままで
ある。被選択列ラインの両隣りのビットライン上の電圧
レベルは従って対応する各メモリセル内のデータを示す
。
ＸセルＲＯＭは本来はパイ−２装置である。何故なら列
ラインが１本しか選択されない場合でもビットを少な（
とも２個利用できるからである。
このＲＯＭは各列ラインをグラウンドに接続するのに電
力を使うので、従来はパイ−２という性質を列ライン４
本のみをグラウンドに接続することにより８ビツト出力
を供給すること等に使っていた。
発明が解決しようきする問題点 集積度の大きい回路は集積度が小さい場合と比べて欠陥
が多くなる。チップの歩留りを向上させるにはこの欠陥
を埋合わせ必要がある。一般には冗長列や冗長行を用い
るが、ＲＯＭに冗長性をもたせるのは極めて難しい。
問題点を解決するための手段 上記問題点を解決するために本発明で、冗長列や冗長行
の代わりにエラー訂正回路を用いたＸセルＲＯＭを完成
した。このＲＯＭは、 複数の行ラインと、 該複数の行ラインに直交する複数の列ラインと、該複数
の列ラインと相互配置している複数のビットラインで、
複数のメモリセルは該ビットラインと上記列ラインの間
に接続され、該複数のメモリセルのおのおのは上記複数
の行ラインのうちの１本により制御され、１本の行ライ
ン選択操作を通じて該被選択行ラインによる上記メモリ
セルの制御が可能となる複数のビットラインと、行ライ
ンを選択する手段と、 少なくとも１本の列ラインを選択する手段で、上記被選
択行ラインにより制御され、しかも上記少なくとも１本
の列ラインと、上記少なくとも１本の列ラインの第１の
側と第２の側に位置する第１のビットライン集合と第２
のビットライン集合との間に配置される上記メモリセル
の第１の集合と第２の集合が上記第１のビットラインの
集合と第２のビットラインの集合上に第１のデータ信号
と、第２のデータ信号から成る少なくとも一対のデータ
信号を供給する少なくとも１本の列ラインを選択する手
段と、 選択信号に応答して第１と第２のデータ信号から成るデ
ータ信号対各対のうちの一対のみを選択するデータ選択
手段で、各被選択列ラインに対してデータ信号１個のみ
が選択されるデータ手段とを備えている。
このＲＯＭはさらに、 上記第１の論理フィールドと関連づけられるパリティ列
ラインの集合で、上記第１の論理フィールド内のデータ
である第１のパリティデータを伝送し、上記第１の論理
フィ、−ルドの列ラインから離れて位置するパリティ列
ラインの集合と、エラー訂正手段で、上記第１の論理フ
ィールド内に記憶されたデータと上記第１のパリティデ
ータとに応答し、上記第１の論理フィールド内のデータ
エラーの存在とその位置を示すエラーポインタ信号を発
生するエラー訂正手段とを備えている。
遣浬 主メモリマトリックスは縦にブロック分けされている。
それぞれのブロック内では列ラインとビットラインが交
互に配置されている。列ラインとビットラインの間のト
ランジスタ位置にメモリセルができる。
行アドレスにより全ブロックに共通なワードラインが１
本選択される。続いて、列デコーダに信号が人力される
とセル選択回路により各ブロックからビットラインが１
本選択される。選択されたビットラインは対応するセン
ス増幅器に接続していて、そこで、ビットラインの電圧
と基準電圧の比較が行なわれる。
センス増幅器の出力は、シンドロームワード形成回路に
送られる。シンドロームワード形成回路は選択回路に接
続しているため、シンドロームワード形成回路の出力は
いくつかのグループにまとめられる。まとめられた信号
はシンドロームワードデコード回路に送られる。
このシンドロームワードデコード回路は、送られた信号
にエラーがない場合にはシンドロームワード形成回路が
発生したエラー訂正禁止信号を受は取る。エラーがある
場合にはデコードを行なう。
シンドロームワード形成回路の出力は排他的論理和回路
の片方の入力端子に入力される。排他的論理和回路の他
方の入力端子にはデータラインが接続している。この排
他的論理和回路は、エラーがある場合には信号を反転さ
せ、エラーがない場合には信号をそのまま通過させる。
その結果、エラー訂正がなされる。
ス堕男 大、規模集積回路では小規模回路の場合よりも欠陥が多
くなるため、回路内の欠陥を埋合わせてチップの歩留り
を向上させるために、大規模集積回路のメモリ（トラン
ジスタ数２５６に以上）には冗長列（または冗長行）が
一般に用いられる。従来から知られているとおり、冗長
列または冗長行にデータをプログラムすることは難しい
ため、ＲＯＭに冗長性をもたせることは極めて困難であ
る。
大容量メモリの設計にあたっての別の問題点は、回路の
熱発散である。何故なら、最近の高密度回路は低電力で
作動することが極めて重要だからである。
ＸセルＲＯＭにおいては、従来はＮ／２列をアクティブ
にすることによりＮビット出力を得るために、ＸセルＲ
ＯＭのパイ−２という性質を利用して低電力の多重ピッ
）ＲＯＭを設計した。
以下に述べるように、本発明は、歩留り向上のために冗
長列や冗長行の代わりにエラー訂正回路を用いたＸセル
ＲＯＭに関するものである。このＸセルＲＯＭでは、メ
モリ要素は互いに隣合わないように論理フィールド（各
フィールドは数ワードから成る）内に配置されているた
め、アクティブ列１列ごとに出力信号を２つ得るという
電力節約方式にすることはできない。従って、使用電力
は最小とはならない。論理フィールドは、以下に述べる
ように、シリコン面積を有効に使用するのに充分な大き
さを与えられる。
第１図にはこの発明による実施例のメモリマトリックス
の半分が図示しである。参照番号１００で示される主メ
モリマトリックスは、１個のデータ列ブロック１０２と
に個のパリティ列ブロック１０２に分割される。ブロッ
クは以下のようになっている。ここでは１例としてデー
タ列ブロックを６４個、パリティ列ブロックを７個とす
る。この例ではさらに、各列ブロックは列ライン８本と
ビットライン８本から成る。従来のＸセル・アレイ・レ
イアウトを用いることにより、列ラインとその両隣りに
あるビットラインとの間に置かれたトランジスタ位置に
１６個（またはＬ個）のプログラム可能なロケーション
ができる。
行デコーダ１１０は、入力回路１１２からの行アドレス
に応答し、その結果、図で列ブロック１０２を横切って
水平に走っている５１２本のワードラインのうちの１本
をアクティブにする。列デコーダ１２０は入力回路１１
４からの信号に応答し、データ列ブロックとパリティ列
ブロックそれぞれから、列ライン１本を選択する結果、
７１個ある回路１０６から計７１本の列ラインを選択す
る。回路１′０６のそれぞれは、対応する列ブロックの
セル１６個（ないしり、個）のうちから１個を選択する
。各セ、ルは独立な論理フィールドに含まれている。選
択されたビットライン７１本のそれぞれは対応するセン
ス増幅器１０７に接続される。センス増幅器内で、選択
されたビットラインの電圧レベルと基準電圧値との比較
が行なわれる。基準電圧はこの実施例では、メモリセル
の残り半分が含まれる対称メモリマトリックス１００°
内のダミーメモリセルからライン１０８を通して供給さ
れる。
第１図は単なる模式図であるため、パリティ列ブロック
の位置は勝手に右側に選んである。実際に回路を作る際
にもパリティ列ブロックは右側にあるが、列フィールド
内であれば、位置は自由に選んでよい。
従来法では、６４ビツト長よりはるかに少ないＲＯＭメ
モリ出力を用いる。一般には８ビツトあるいは１６ビツ
トが用いられる。その場合、論理フィールドの部分フィ
ールドは以下に述べる第２選択段で選択される。
上に述べた実施例においては１６ピツト全ワ一ド出力方
式となっているため、論理フィールド内の６４個のデー
タ要素（それぞれの要素は各列ブロックから選ばれた）
に含まれるビットは、１６ビツトのグループ４個（また
はＭ個）にまとめられる。
従って、各論理フィールドにワードが４個存在すること
になる。
７個（Ｋ個）あるパリティ列ブロックは、１６ビツトワ
ードではなく６４要素論理フイールドをもとにして形成
される。何故なら、エラー訂正に割かれるシリコン面積
の割合は、フィールド内の、訂正されるビット数が増え
るにつれて減少するからである。システム全体としては
もちろんいろいろな構成が考えられる。パイ−１６出力
またはバイ−８出力になっていることでよく売れている
市販のシステムとよく整合する。上記の１６ビツトを出
力させるには通常の４者択一選択手段を用いる必要があ
る。この選択手段はオプションで、本発明を論理フィー
ルドの全幅からの出力に対して用いることも可能である
。しかし、論理フィールドには適当な大きさというもの
がある。フィールドが大きいとパリティブロックにシリ
コンを用いる効率がよくなるが、その反面センス増幅器
をより多く必要とし、エラー検出に時間がかかり、検出
回路が複雑になる。さらに、フィールド内ではエラー１
個しか訂正できないことから、フィールドが大きくなる
とそのフィールド内に複数のエラーが存在する確率が大
きくなり、チップの歩留りが悪くなる。
エラー訂正回路は従来からよく知られている。
ハミングコード法では、出力データと記憶しであるパリ
ティビットとを組合せて、シンドロームワードと従来呼
ばれているにビット・ポインタを発生するパリティチェ
ックを続けて行なうことにより論理フィールド内に任意
のロケーションにあるエラー１個を訂正する。ハミング
コード法によりシンドロームワードを形成する論理操作
に関する参考文献としては、Ｒ，ｌ）１．ハミング著「
エラー検出訂正コード」ベル・システム・テクニカル・
ジャーナル第２９巻１４７〜１６０ページ、１９５０年
４月発行がある。サイズに−１のシンドロームワードを
用い、しかもデータ要素のうちの１つに関してはエラー
訂正ができないエラー訂正の１方法は、１９８４年１２
月２６日に出願された米国特許出願第６８６３３３号に
基づいて本件出願と同日付けで出願した本件出願人の特
許出願及び同様に１９８４年１２月２６日に出願された
米国特許出願第６８６３３１号に基づいて昭和６０年１
２月２５日に出願した本件出願人の特許出願に開示しで
ある。本発明ではどちらかのエラー訂正方法が用いられ
る。２個以上のエラーを訂正できるエラー訂正方法も従
来から知られていて、その方法を使うことも可能である
。シンドロームワードは回路１３０内でデータビットと
パリティビットとから形成される。
ライン１０９上のシンドロームワード形成回路１３０と
シンドロームワードデコード回路１６０にはさまれた位
置（回路１４０）で回路１３０を通過するデータ信号に
対してオプションの４者択一選択を行なうのが都合がよ
い。いずれのエラー訂正方法を用いるにしろ、全回路１
３０．１４０．１６０は°、この方面に詳しい人には明
らかなものである。上記の参考文献に説明しであるシン
ドロームワードのデコードはエラーが存在する場合に始
まる。もしエラ二がなければ、回路１３０はエラー訂正
を禁止する信号を発生する。エラーが１個ある場合には
参考として引用した上記の特許出願に記載の訂正方法を
用いて、そのエラーが出力される１６ビツト部分フィー
ルドに含まれているかどうかを決定する必要がある。何
故なら、その工→−が残りの４８ビツトのいずれかに含
まれる場合にはエラー反転は必要ないからである。上記
の２つの条件が満たされると、排他的論理和回路１７２
の一方の入力に接続するライン１７４に論理値ｌが供給
され、４本のデータライン１０９の中から選択された１
本であるデータライン１０９°上のビットは回路１７２
内で反転される。
ライン１７４上の信号が論理和０の場合には、データは
反転されずに回路１７２を通過する。エラー反転手段１
７０は排他的論理和回路１６個（または必要な数）の集
合である。
交互配置方式ならびにＬ個の論理フィールドから１個選
択する方法はどのようなタイプのエラー訂正回路に用い
ても効果があることを強調しておく必要がある。同時に
係争中の特許出願に記載のシステムはエラー訂正が不完
全であることの欠点をレイアウトを簡単にすることで相
殺しようとした結果である。しかし、本発明は、応用さ
れる場合に常に最良であるとは言えない。
第２図には、ある列ブロック１０２の内容と選択回路１
０６とがある程度詳しく示しである。ひとつのブロック
１０２内の列ラインとビットラインの配置が第２図の上
部に示しである。左端の第１の垂直ラインが列ライン１
、そのあと右にビットライン１、列ライン２、ビットラ
イン２という順番で続いていく。８本の列ラインと８本
のビットラインはすべてプルアップトランジスタにより
Ｖｃｃに接続される。この実施例ではプルアップトラン
ジスタは個別の信号で制御される。セットアツプ期間は
列ラインとビットラインはすべてプルアップトランジス
タによりＶｃｃにプリチャージされる。
この実施例はＣＭＯ３回路であるため、プルアップトラ
ンジスタとしてはＰチャネルトランジスタが用いられる
。プルアップトランジスタの下には参照番号１０１で示
すブロックがある。このブロックはセンス増幅器に基準
電圧を供給するのに用いられるダミーワードラインを含
んでいる。第１図に示したメモリブロック１００は全メ
モリアレイの半分を含む。対称性という理由で、ブロッ
ク１００からのデータ信号はライン１０８上で対ブロッ
ク１００’内でダミーワードラインにより発生したダミ
ーデータ信号と比較される。対ブロックｉｏｏ’からの
ワードラインが選択されていた場合には、ブロック１０
０のダミーワードライン１０１が選ばれたはずである。
ダミーワードラインの下にはメモリマトリックスがある
。この実施例ではメモリマトリックスは、トランジスタ
が規則正しく並んだ行５１２本を備えている。第１図か
られかるように、（パリティ列を除くと）列ブロックは
６４個ある。各列ブロックにはセル列が１６個あるので
全体で列は１０２４本であり、また、行は、先に述べた
ように５１２本である。
従って、各半メモリに記憶される総データビット数は半
メガビットとなる。
最下段のワードラインの下にある回路１０６は、正しい
列ラインの選択の働きと、両隣のビットラインのいずれ
か適当な方（左または右）とセンス増幅器１０７とを接
続する働きとをもつ。参照番号１０３の８本の列デコー
ドラインは列デコーダ１２０に接続している。列デコー
ドラインの１本１本は。
３ビツトの２進アドレス（列アドレスのビット１から３
）で表わされる。
各列デコードラインは、８本の列ラインのうちの１本に
接続しているトランジスタ１０５のゲートを制御する。
列デコードラインは８本ともメモリマトリックスを横切
って、回路１０６から次の回路１０６へと接続している
。
動作中はある特定の列、例えば０１０で示される列Ｃ３
でプルダウントランジスタ１０５がオンとなっている。
その結果、その列ラインをグラウンドに落とす。その列
ラインの電圧が低下することにより、両隣りのビットラ
イン（Ｂ２およびＢ３）上のＰチャネルパストランジス
タ１５２がオンになる。１本の列ラインは２本のビット
ラインをオンにするので、各ビットラインはそのビット
ラインの両隣の列ラインに接続したＰチャネルパストラ
ンジスタを２個備えている。従って、列ラインが１本選
択されるときには常にビットラインが２本メモリマトリ
ックスと回路１０６の間に接続される。
従来のＲＯＭにおいては、余分な列ラインが必要以上に
低電圧とならないようにして電力を節約するために、こ
れら２つの信号を同時に用いるのが一般的である。しか
し本実施例では従来の場合と異なり、使用可能な２つの
信号のうちの一方は必ずしも使われるとは限らない。８
本のビットラインは、水平ライン１０３に接続したグル
ープと水平ライン１０４に接続したグループの２つにグ
ループ分けられているのが図かられかる。グループの一
方は水平ライン１５４上の信号により選択され、他方の
グループは水平ライン１５６上の信号により選択される
。ライン１５４は列アドレスの第０（最下位）ビットで
あり、ライン１５６はその補数である。
グループ１０３または１０４の４本のビットラインのう
ちの１本だけが一度に選択され、しかもライン１０３ま
たは１０４の一方だけがそれと同時に選択される。従っ
て、１本のビットラインから出てＰチャネルパストラン
ジスタ１５２を通り、次いで列アドレス（ＣＡＯおよび
その補数）の最下位ビットにより制御されるＰチャネル
トランジスタ１５５または１５７を通り、センス増幅器
の入力の１つであるデータ出力端子°１１３に至る接続
ラインが１本だけできあがる。
メタル列ラインとメタルビットラインへの接点はメモリ
セル４個に共有されていて、これら接点はアルファベッ
トのＸの形をしているため、図示の構成図はこの分野の
人の間でＸセルＲＯＭと呼ばれている。このような構成
になっているため、トランジスタは各列ラインとその列
ラインの両隣のビットラインとの間にあることになる。
その結果、非常に密なレイアウトにできる。本発明の実
施にあたっては、上に述べた特殊な共有接点方式と第２
図の構成図のような配置のレイアウトを採用する必要が
ある。
この点に関して従来の方法での実施例と異なるのは、ビ
ットラインと列ラインを交互に配置しであるＲＯＭは本
来パイ−２であることと、この分野に詳しい人ならば普
通、隣り合うビットライン上の２つの信号を利用するこ
とである。このようにすると、列ライン８本をグラウン
ドに落とすことにより１６ビツトにアクセスできる。そ
の結果、アクティブにしておく電力を減らすことが可能
となるとか、列デコードラインの静電容量が少なくなる
可能性がある等の効果がある。これに対して本発明を用
いると、１６ビツトの出力のためには列ライン７１本（
データライン６４本およびパリティライン７本）をグラ
ウンドに接続しなくてはならない。従ってアクティブに
する電力は増加する。
列ラインとビットラインに対して上述の幾何学的配置に
したことで有利となる点はあきらかに２つある。すぐに
わかるレイアウト上の利点は、１６本のラインによって
占められる水平スペースをセンス増幅器１０７のような
他の回路用に使えることである。このような回路はメモ
リマトリックス内で、ビットラインと列ラインの間の小
さなトランジスタよりもシリコン上で場所をとる。メモ
リセルからの出力信号検出のために、ビットラインと列
ラインの間にセンス増幅器あるいはその他の検出回路を
入れることが極めて難しいことは明らかであろう。第２
の相違点は、エラー訂正回路と密接に関係している。こ
の相違点は、列ブロツク内のメモリセルトランジスタ１
６個のうちの１個だけにアクセスできるため、データを
論理的には独立だが物理的には重なり合う１６個のフィ
ールドに分けられることである。この幾何学的配置に対
して交互配置という用語が用いられる。先に説明したよ
うに、この点は従来法では欠点になりやすい。
何故なら必要なビットライン（８本または１６本または
任意の数）全部を同時にオンにして、利用できるデータ
を全部同時に取り出すことが簡単で効果的だからである
。
しかし、エラー訂正回路が用いられるときには、この方
式を用いると有利である。ただし、その利点は簡単にわ
かるものではない。基板に欠陥とか、短絡回路とか、そ
の他のエラー源とかがある場合、このようなエラー源は
ブロック内の１本のライン上の隣り合うメモリセル２個
以上（１６個まで）の記憶内容を消してしまう可能性が
ある。さらに、ある特定の論理フィールドからのビット
は他の論理ビットから１５ビツトだけ離れているので、
相異なる１６個の論理フィールドそれぞれの中にエラー
を１個だけ引き起こす可能性がある。これは重要なこと
である。何故なら、先に説明したように、無理なく実行
される標準的なエラー訂正方法ではデータ内の高々１個
までのエラーしか訂正できないからである。従って、６
４個あるデータ列のそれぞれは、おのおのが１６ビツト
の４個の出力フィールドに分割されることになる。従来
のエラー訂正法で知られているように、各６４ビツトフ
イールドはパリティビット７個から成る対応集合をもつ
。
論理フィールドを相互配置すれば、完全な列ブロックま
たは、そのブロックに対応する選択回路１０６、または
そのブロックに対応するセンス増幅器１０７に欠陥があ
っても回路がエラー訂正手段により完全に機能するとい
うことが可能となるはずである。
先に説明したように、本発明の実施例は、４者択一選択
が回路１４０内で行われるようにするために、６４ビツ
トの回路１３０から選択される１６ビツト全ワ一ド出力
方式となっている。適当な出力部分集合にフラグを立て
るには（回路１０６で使われる４ビツトに加えて）“ア
ドレス”ビット、即チ列配置ビットが２何回路１４０内
への入力として必要となる。出力が８ビツトワードであ
る場合には、８個のうちから１個選択することを指定す
るためにビットが３個必要となる。出力のワード数がさ
らに大きい場合も同様に考えることができる。回路１４
０は、システムに関して異なった条件の場合にもすぐに
適用可能なように出力ワードのサイズがプログラム可能
であるか、あるいはピン選択が可能になっていることが
望ましい。プログラムはＲＯＭデータと同時に実行が可
能なはずである。
フィールド内のセルの分布は、第１フイールド内の第１
セルのあとに、続くＮ−１個のフィールド内の最初のＮ
−１個のセルを続けるという操作をＮ個のフィールド全
部に規則的に実行することで都合よく実現できる。従っ
て、あるフィールド内の各セルは他のＮ−１個のセルに
より物理的に分離される。その結果、Ｎ個のフィールド
は相互配置となり、セルが連なった規則正しいパターン
のシーケンスが形成されることになる。列ラインはＮ／
２個のグループに入ることが望ましい。何故なら、Ｎ個
あるセルのうちの１個のみが、シーケンスが１個読み出
されるごとに選び出されるからである。全フィールドで
これらオーバーヘッド回路を共有できるため、センス増
幅器とシンドロームデコー　ド回路を減らすことができ
る。１６ビツトの出力を得るためには６４個のデータビ
ット（それに加えて７個のパリティビット）が読み出さ
れて、センス増幅器７１個と訂正回路の集合を通過しな
ければならないという点で幾分無駄がある（かもしれな
い）。しかし、１６ビツトフイールドの集合を用いるこ
とでセンス増幅器１６個（およびパリティ用に５個）の
み必要となる場合の実施例と比べると本発明の実施例の
ほうがシステム全体の効率にしろシリコンの効率にしろ
上回っている。何故なら、前者では１６ビツト出力（に
加えてパリティビット５個）のおのおのに対して全デー
タを記憶するために２１ビツト必要なのに対して、ここ
に開示した方式ではデータ６４ビツトにつきパリティビ
ットを余分に７個使うだけだからである。
名」ｐ皇】 以上説明したことからこの発明により以下のような効果
が得られることがわかる。
この発明は、隣り合うビットラインが相互配置した相異
なる論理フィニルドに属する構成のＸセルＲＯＭに関す
るものである。相異なるフィールドに属する隣り合うビ
ットライン何本かから成る集合の中の１本のビットライ
ンだけが検出装置に接続している。その結果、ある特定
の論理フィールドの要素となっているビットラインは物
理的に分離される。
この発明では、ビットラインと論理フィールドを構成す
る連想メモリセルが広く分布していることに特徴がある
。その結果、回路欠陥部分がビットライン２本以上にま
たがっていても論理フィールド１つにつきエラー１個に
することができる。
この発明では、各論理フィールドに関連したパリティラ
インの集合がエラー訂正回路に用いられている。従って
、ある特定の論理フィールド内でパリティラインとそれ
に関連するパリティメモリセルが互いに物理的に分離し
ている。
この発明では、論理フィールド集合に対して、１つの論
理フィールド内のエラー１個を訂正する能力があるエラ
ー訂正回路の集合が用いられている。各エラー訂正回路
は充分小さいためシリコン面積を有効に用いることがで
きる。
この発明では、列間のスペースを利用してセンス増幅器
が設けである。その結果、スペースの節約ができる。
【図面の簡単な説明】
第１図は、この発明に従って構成されたメモリの一部を
図式的に表わした図であり、 第２図は、第１図の回路内のメモリマトリックスのセグ
メントを図式的に表示した図である。 （主な参照番号） １００　　・・主メモリマトリックス、１００’・・対
称メモリマトリックス、１０２　　・・データ列ブロッ
ク、パリティ列ブロック、１０６　　・・Ｌ者択−選択
回路、 １０７　　・・センス増幅器、 １０８　　・・ダミーメモリセルライン、１１０　　・
・行デコーダ、 １２０　　・・列デコーダ、 １３０　　・・シンドロームワード形成回路、１４０　
　・・Ｍ者択−選択回路、 １６０　　・・シンドロームワードデコーダ、１７０　
　・・エラー反転回路、 １７２　　・・排他的論理和ゲート、 特許出ＴＩｔＲ人）ムソン　コンポーネンツーモスナッ
ク　コーポレーション

Claims (4)

    【特許請求の範囲】
  1. （１）集積回路読取り専用記憶装置で、 複数の行ラインと、 該複数の行ラインに直交する複数の列ラインと、該複数
    の列ラインと相互配置している複数のビットラインで、
    複数のメモリセルは該ビットラインと上記列ラインの間
    に接続され、該複数のメモリセルのおのおのは上記複数
    の行ラインのうちの１本により制御され、１本の行ライ
    ン選択操作を通じて該被選択行ラインによる上記メモリ
    セルの制御が可能となる複数のビットラインと、 行ラインを選択する手段と、 少なくとも１本の列ラインを選択する手段で、上記被選
    択行ラインにより制御され、しかも上記少なくとも１本
    の列ラインと、上記少なくとも１本の列ラインの第１の
    側と第２の側に位置する第１のビットライン集合と第２
    のビットライン集合との間に配置される上記メモリセル
    の第１の集合と第２の集合が上記第１のビットラインの
    集合と第２のビットラインの集合上に第１のデータ信号
    と、第２のデータ信号から成る少なくとも一対のデータ
    信号を供給する少なくとも１本の列ラインを選択する手
    段と、 選択信号に応答して第１と第２のデータ信号から成るデ
    ータ信号対各対のうちの一対のみを選択するデータ選択
    手段で、各被選択列ラインに対してデータ信号１個のみ
    が選択されるデータ手段とを備えることを特徴とする集
    積回路。
  2. （２）上記少なくとも１本の列ラインを選択する手段は
    、第１の入力信号に応答して少なくとも１本の非選択列
    ラインにより分離される少なくとも２本の列ラインから
    成る第１の集合を同時に選択する列デコーダ手段を含み
    、少なくとも２本の被選択列ラインから成る上記第１の
    集合は、上記被選択行と少なくとも２本の被選択列ライ
    ンから成る上記第１の集合と上記データ選択信号とによ
    り特徴づけられるメモリ要素をもつ第１の論理フィール
    ドと第２の論理フィールドを決定し、該第１と第２の論
    理フィールドの一方のいかなるメモリ要素２個も隣接し
    ないという性質をもち、上記列デコーダ手段は、第２の
    入力信号に応答して上記列ラインの第１の集合と相互配
    置している少なくとも２本の列ラインから成る第２の集
    合を同時に選択し、しかも、列ラインの第２の集合は上
    記第１の入力信号に応答して選択されることはないこと
    を特徴とする特許請求範囲第１項に記載の集積回路。
  3. （３）上記列ラインの第２の集合の列ラインのおのおの
    は上記列ラインの第１の集合内の対応する列ラインの隣
    りにシーケンスになって配置されていて、 上記列ラインの第１と第２の集合の対応する列ラインは
    、共通ビットラインの集合の１つと１行につき２個のメ
    モリセルとにより分離され、該メモリセルは上記第１と
    第２の論理フィールド内に１個ずつ存在し、 上記第１の論理フィールド内のメモリセルは、上記列ラ
    インの第１の集合内の対応する列ラインと上記共通ビッ
    トラインの集合の１つとの間に接続され、上記第２の論
    理フィールド内のメモリセルは、上記共通ビットライン
    の集合の１つと上記列ラインの第２の集合内の対応する
    列ラインとの間に接続されることを特徴とする特許請求
    範囲第２項に記載の集積回路。
  4. （４）上記第１の論理フィールドと関連づけられるパリ
    テイ列ラインの集合で、上記第１の論理フィールド内の
    データである第１のパリテイデータを伝送し、上記第１
    の論理フィールドの列ラインから離れて位置するパリテ
    イ列ラインの集合と、エラー訂正手段で、上記第１の論
    理フィールド内に記憶されたデータと上記第１のパリテ
    イデータとに応答し、上記第１の論理フィールド内のデ
    ータエラーの存在とその位置を示すエラーポインタ信号
    を発生するエラー訂正手段とをさらに備えることを特徴
    とする特許請求範囲第２項に記載の集積回路。
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