JPS6255180B2 - - Google Patents
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- JPS6255180B2 JPS6255180B2 JP82503364A JP50336482A JPS6255180B2 JP S6255180 B2 JPS6255180 B2 JP S6255180B2 JP 82503364 A JP82503364 A JP 82503364A JP 50336482 A JP50336482 A JP 50336482A JP S6255180 B2 JPS6255180 B2 JP S6255180B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B28—WORKING CEMENT, CLAY, OR STONE
- B28D—WORKING STONE OR STONE-LIKE MATERIALS
- B28D1/00—Working stone or stone-like materials, e.g. brick, concrete or glass, not provided for elsewhere; Machines, devices, tools therefor
- B28D1/02—Working stone or stone-like materials, e.g. brick, concrete or glass, not provided for elsewhere; Machines, devices, tools therefor by sawing
- B28D1/04—Working stone or stone-like materials, e.g. brick, concrete or glass, not provided for elsewhere; Machines, devices, tools therefor by sawing with circular or cylindrical saw-blades or saw-discs
- B28D1/041—Working stone or stone-like materials, e.g. brick, concrete or glass, not provided for elsewhere; Machines, devices, tools therefor by sawing with circular or cylindrical saw-blades or saw-discs with cylinder saws, e.g. trepanning; saw cylinders, e.g. having their cutting rim equipped with abrasive particles
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16B—DEVICES FOR FASTENING OR SECURING CONSTRUCTIONAL ELEMENTS OR MACHINE PARTS TOGETHER, e.g. NAILS, BOLTS, CIRCLIPS, CLAMPS, CLIPS OR WEDGES; JOINTS OR JOINTING
- F16B2/00—Friction-grip releasable fastenings
- F16B2/02—Clamps, i.e. with gripping action effected by positive means other than the inherent resistance to deformation of the material of the fastening
- F16B2/18—Clamps, i.e. with gripping action effected by positive means other than the inherent resistance to deformation of the material of the fastening using cams, levers, eccentrics, or toggles
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- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16B—DEVICES FOR FASTENING OR SECURING CONSTRUCTIONAL ELEMENTS OR MACHINE PARTS TOGETHER, e.g. NAILS, BOLTS, CIRCLIPS, CLAMPS, CLIPS OR WEDGES; JOINTS OR JOINTING
- F16B7/00—Connections of rods or tubes, e.g. of non-circular section, mutually, including resilient connections
- F16B7/04—Clamping or clipping connections
- F16B7/044—Clamping or clipping connections for rods or tubes being in angled relationship
- F16B7/0446—Clamping or clipping connections for rods or tubes being in angled relationship for tubes using the innerside thereof
- F16B7/0453—Clamping or clipping connections for rods or tubes being in angled relationship for tubes using the innerside thereof the tubes being drawn towards each other
- F16B7/046—Clamping or clipping connections for rods or tubes being in angled relationship for tubes using the innerside thereof the tubes being drawn towards each other by rotating an eccenter-mechanism
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F16—ENGINEERING ELEMENTS AND UNITS; GENERAL MEASURES FOR PRODUCING AND MAINTAINING EFFECTIVE FUNCTIONING OF MACHINES OR INSTALLATIONS; THERMAL INSULATION IN GENERAL
- F16B—DEVICES FOR FASTENING OR SECURING CONSTRUCTIONAL ELEMENTS OR MACHINE PARTS TOGETHER, e.g. NAILS, BOLTS, CIRCLIPS, CLAMPS, CLIPS OR WEDGES; JOINTS OR JOINTING
- F16B7/00—Connections of rods or tubes, e.g. of non-circular section, mutually, including resilient connections
- F16B7/04—Clamping or clipping connections
- F16B7/0406—Clamping or clipping connections for rods or tubes being coaxial
- F16B7/0413—Clamping or clipping connections for rods or tubes being coaxial for tubes using the innerside thereof
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mechanical Engineering (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Mining & Mineral Resources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
請求の範囲
１ メモリセルからなるＸ＋１個の複数アレイを
備え、前記アレイの各々は、Ｍ行およびＮ＋２列
のメモリセルを有し、Ｘ，ＭおよびＮは正の整数
であり、 前記Ｘ＋１個のアレイの各々から、Ｎ＋２個の
セルからなる１行を選択する行選択手段と、 Ｘ＋１個の行パリテイチエツカからなる第１の
組とをさらに備え、前記行パリテイチエツカの
各々は、前記Ｘ＋１個のアレイのそれぞれに結合
されて、前記行選択手段によつて選択された行の
奇数列におけるセルにおけるパリテイをチエツク
し、 Ｘ＋１個の行パリテイチエツカからなる第２の
組をさらに備え、前記行パリテイチエツカの各々
は、前記Ｘ＋１個のアレイそれぞれに結合され
て、前記行選択手段によつて選択された行の偶数
列におけるセルにおけるパリテイをチエツクし、 前記Ｘ＋１個のアレイの各々から並行して、前
記行選択手段によつて選択された行における第１
ないし第Ｎ列の１つにおけるセルを選択する列選
択手段と、 前記列選択手段と結合され、前記列選択手段に
よつて選択されたセルのパリテイをチエツクする
第１の列パリテイチエツカと、 前記Ｘ＋１個のアレイの各々の第Ｎ＋１列に結
合され、前記行選択手段によつて選択された行に
おける第Ｎ＋１列におけるセルのパリテイをチエ
ツクする第２の列パリテイチエツカと、 前記Ｘ＋１個のアレイの各々の第Ｎ＋２列に結
合され、前記行選択手段によつて選択された行に
おける第Ｎ＋２列におけるセルのパリテイをチエ
ツクする第３の列パリテイチエツカとをさらに備
えた、改良されたエラー訂正メモリ。 ２ 前記メモリセルは電気的に書込み可能であ
る、請求の範囲第１項記載のメモリ。 ３ 前記メモリセルはマスクプログラマブルであ
る、請求の範囲第１項記載のメモリ。 ４ 前記メモリセルはダイナミツクセルである、
請求の範囲第１項記載のメモリ。 ５ 前記メモリセルはスタテイツクセルである、
請求の範囲第１項記載のメモリ。 ６ 前記パリテイビツトは偶数パリテイビツトで
ある、請求の範囲第１項記載のメモリ。 ７ 前記パリテイビツトは奇数パリテイビツトで
ある、請求の範囲第１項記載のメモリ。 ８ メモリセルからなるＸ＋１個の複数アレイを
備え、前記アレイの各々は、Ｍ行およびＮ＋１列
のメモリセルを有し、Ｘ，ＭおよびＮは正の整数
であり、 前記Ｘ＋１個のアレイの各々から、Ｎ＋１個の
セルからなる１行を選択する行選択手段と、 Ｘ＋１個の行パリテイチエツカとをさらに備
え、前記行パリテイチエツカの各々は、前記Ｘ＋
１個のアレイのそれぞれに結合されて、前記行選
択手段が選択するＮ＋１個のセルからなる行にお
けるパリテイをチエツクし、 前記Ｘ＋１個のアレイの各々から並行して、前
記行選択手段によつて選択された行の第１ないし
第Ｎ列の１つにおけるセルを選択する列選択手段
と、 前記列選択手段に結合され、前記列選択手段に
よつて選択されたセルのパリテイをチエツクする
第１の列パリテイチエツカと、 前記Ｘ＋１個のアレイの各々の第Ｎ＋１列に結
合され、前記行選択手段によつて選択された行に
おける第Ｎ＋１列におけるセルのパリテイをチエ
ツクする第２の列パリテイチエツカとをさらに備
えた、改良されたエラー訂正メモリ。 ９ パリテイエラーが行パリテイチエツカによつ
て検出されかつ同時にパリテイエラーが前記第２
の列パリテイチエツカによつて検出されたとき
に、前記行選択手段によつて選択された行におけ
る第Ｎ＋１列におけるメモリセルの内容を反転す
るエラー訂正手段をさらに備える、請求の範囲第
８項記載のメモリ。 １０ 前記メモリセルは電気的に書込み可能であ
る、請求の範囲第８項記載のメモリ。 １１ 前記メモリセルはマスクプログラマブルで
ある、請求の範囲第８項記載のメモリ。 １２ 前記メモリセルはダイナミツクセルであ
る、請求の範囲第８項記載のメモリ。 １３ 前記メモリセルはスタテイツクセルであ
る、請求の範囲第８項記載のメモリ。 １４ 前記パリテイビツトは偶数パリテイビツト
である、請求の範囲第８項記載のメモリ。 １５ 前記パリテイビツトは奇数パリテイビツト
である、請求の範囲第８項記載のメモリ。 発明の背景 この発明はデイジタルメモリに関し、より特定
的にはエラー訂正能力を持つデイジタルメモリに
関する。 先行技術において、非常に広範囲のデイジタル
メモリが存在する。それらの中には、ダイナミツ
クRAM（DRAM），スタテイツクRAM
（SRAM），電気的プログラマブルリードオンリメ
モリ（EPROM），およびマスクプログラマブル
リードオンリメモリ（ROM）が含まれる。これ
らのメモリはたとえば、1980年Texas
InstrumentsのThe MOS Mcmory Data Book
for Design Engineersという題の本に説明され
ている。 理想的には、すべてのこれらのメモリは、デー
タが必要であるときにそのメモリから読出される
デイジタルデータビツトをストアするようにオペ
レートする。しかしまたこれらのメモリはすべ
て、メモリから読出されるデータがメモリ内にス
トアされた（またはストアされるように意図され
た）データとは異なるようにするエラーを起こし
やすい。 広範囲の種類の失敗のメカニズムのいかなるも
のも、これらのエラーの原因となり得る。たとえ
ばダイナミツクRAMにおいて、アルフア粒子の
形態における放射は、メモリのセルの中の１つに
おいてデータビツトを破壊する。他の例としてマ
スクプログラマブルリードオンリメモリにおいて
は、メモリをプログラムするマスクにおける些細
な欠陥はエラーデータがセル内に永久的に書込ま
れるようにする。 したがつてメモリエラーを検出および訂正する
ために、種々の構造が先行技術において考案され
てきた。これらの構造のうちの１つは、データの
各ワードをハミングコードにエンコードし、かつ
これらのエンコードされたワードをメモリ内にス
トアすることを含む。その後データワードが読出
されるときに、ハミングコードはデータワードが
正しいコードであるかどうかを見るためにチエツ
クし、そしてもし正しくなければ、エラーのある
ビツトはハミングエラー訂正手順に従つて訂正さ
れる。 しかしこのハミングアプローチは、データビツ
トとコードビツトとを収容するためにメモリのス
トレージ能力が非常に増大されなければならない
ので魅力的ではない。このことは第１図を調べれ
ば明らかである。第１図にはワードごとのデータ
ビツトの数が左端列にリストされており、１ビツ
トエラーを検出および訂正するために必要なワー
ドごとのハミングチエツクビツトの対応する数が
中位列にリストされており、またメモリストレー
ジ能力における対応するオーバヘツドまたは増加
が右端列にリストされている。 左端列が示すように、８ビツトおよび16ビツト
の長さの共通に用いられるワードに対するこのオ
ーバヘツドは、それぞれ62.5％および37.5％であ
る。このことはたとえば、1967年Herbert
Hellenmn 著Digital Computer System
Prineiplesの321頁の議論によつて確認され得
る。 ハミングコードアプローチよりも少ないメモリ
オーバヘツドで足りるメモリエラーを検出および
訂正するための他のメカニズムが、最近の記事す
なわちComputer Design，1981年７月，pp.143
―148のLee Edwardsによる「Low Cost
Alternative to Hamming Code Corrects
Memory Errors」において説明されている。 そこではメモリは、第２図に示されるようにブ
ロツクに分割される。各ブロツクはいくつかのデ
ータワードを含む。ワードパリテイビツトが、ブ
ロツク内の各データワードと関連している。１ワ
ードの垂直パリテイビツトが、ブロツク内のすべ
てのデータワードと関連している。 第２図を見ると、エドワーズメカニズムが必要
とするメモリオーバヘツドは、ハミングメカニズ
ムと比べて実際に減少されるということがわか
る。しかしこのエドワーズメカニズムは、そのエ
ラー訂正手順が非常に遅いという新たな問題を発
生する。 データワードがエドワーズメモリブロツクから
読出されるとき、そのデータワードと関連するパ
リテイビツトがチエツクされる。次にもしそのチ
エツクがデータワードがエラーであることを示し
ているなら、ワードを読出す装置（たとえばコン
ピユータ）はエラールーチンにトラツプしてその
ブロツク内のすべての他のワードを順に読出す。 ブロツク内のすべてのワードのこの読出は、多
大な時間を消費するオペレーシヨンである。しか
しこれらのワードは読出されなければならず、そ
れによつてそのブロツクの垂直パリテイワードが
再計算され得る。次にこの再計算された垂直パリ
テイワードは、ストアされた垂直パリテイワード
と比較されて、原取出データワードにおけるいず
れのビツトがエラーであるかが決定される。たと
えば、エドワーズが彼の論文の145頁において提
案しているように、各ブロツクが2048ワードを持
ちかつ１つのブロツクにおけるデータのワードご
とのアクセス時間が100ナノ秒であつたとする。
そのときはエラーを訂正するのに2048回の100ナ
ノ秒または204マイクロ秒かかり、さらに垂直パ
リテイビツトを再計算するのに時間が必要であ
る。 もちろんエドワーズメカニズムにおけるエラー
訂正時間は、ブロツクごとのワードの数を減少さ
せることによつて短縮され得る。しかしブロツク
ごとのワードの数が減少するにつれて、ブロツク
ごとのデータビツトに対するパリテイビツトの割
合は増加する。したがつて言い換えれば、メモリ
オーバヘツドが増加する。 したがつてこの発明の主な目的は、改良された
エラー訂正メモリを提供することである。 この発明の他の目的は、比較的少ないチエツク
ビツトを必要としかつ比較的速やかにエラーを訂
正するエラー訂正メモリを提供することである。 発明の概要 上述の目的およびその他の目的は、複数のメモ
リアレイを備える改良されたエラー訂正メモリに
よつてこの発明に従つて達成され、各アレイはデ
ータビツトをストアするための行および列に配列
されるメモリセルと、複数の各アレイにおけるあ
る１つの行・列対で１つのセルを同時に選択する
ことによつてこれらのデータビツトのワードを読
出す手段とを含む。 この発明の一実施例においては、前記アレイの
対応する行におけるデータビツトから計算される
パリテイビツトをストアするための前記複数のア
レイの各々の行ごとにおける付加的なメモリセル
手段と、対応する行・列対での前記複数のアレイ
におけるデータビツトのワードから計算される各
行・列対でのパリテイビツトをストアするための
行および列に配列されるメモリセルを含む付加的
なメモリアレイ手段とが含まれる。 他の実施例においては対応する行におけるデー
タビツトから計算される少なくとも１つのコード
ビツトをストアするための前記複数のアレイの
各々の行ごとにおけるストレージ手段と、前記複
数のアレイとそれぞれ接続される複数のチエツク
手段とが含まれ、前記チエツク手段の各々は前記
ワードを形成するために前記１つのセルが選択さ
れるその対応するアレイの行におけるすべてのデ
ータビツトおよびコードビツトを受けかつチエツ
クする。 【図面の簡単な説明】 この発明の種々の特徴および効果は、添付の図
面と関連して行なう以下の詳細な説明において説
明される。 第１図は、データワードがハミングコードを用
いてエンコードされる先行技術のエラー訂正メモ
リにおけるメモリオーバヘツドを比較のために示
す。第２図は、先行技術の他のエラー訂正メモリ
におけるデータビツト、ワードパリテイビツト，
および垂直パリテイビツトの配列を比較のために
示す。第３図は、この発明の好ましい一実施例に
おけるメモリセルの機構および随伴するパリテイ
チエツク論理回路を示す。第４図は、第３図の実
施例に随伴するエラー訂正およびパリテイ発生論
理回路を示す。第５図は、第３図の実施例におけ
るメモリオーバヘツドを示す曲線のセツトであ
る。第６図は、この発明の他の好ましい実施例に
おけるメモリセルの機構およびその随伴するパリ
テイチエツク論理回路を示す。 【発明の詳細な説明】 ここで第３図および第４図を参照して、この発
明の好ましい一実施例を詳細に説明する。一般的
に第３図はこの実施例のメモリセルの機構および
その随伴するパリテイチエツク論理回路を示して
おり、第４図はこの実施例のエラー訂正およびパ
リテイ発生論理回路を示している。 第３図において、すべてのメモリセルはアレイ
A1〜Ａx+1に配列されており、ここで「Ｘ」はデ
ータワードごとのビツトの数である。すなわちメ
モリが読出されるときにはＸビツトの長さのデー
タワードが取出され、またメモリが書込まれると
きにはＸビツトの長さのデータワードがストアさ
れるが、全メモリ内のアレイの数はＸ＋１であ
る。 各アレイ内のメモリセルは、Ｍ行およびＮ＋１
列に配列される。第１行はR1に指定され、第２
行はR2に指定され、…また第Ｍ行はＲMに指定さ
れる。同様にして第１列はC1に指定され、…第
Ｎ＋１列はＣN+1に指定される。１つのメモリセ
ルが、各行・列対の交差点に存在する。 アレイ内のメモリセルのいくつかはデータビツ
トをストアするが、他のセルはパリテイビツトを
ストアする。特にデータビツトはアレイA1〜ＡX
におけるC1〜ＣN列のすべてのメモリセルにスト
アされる。またパリテイビツトは、すべての残り
のメモリセルにストアされる。すなわちパリテイ
ビツトはアレイA1〜ＡXのＮ＋１列およびアレイ
ＸX+1のすべてのメモリセルにストアされる。 アレイA1の特定の行における各パリテイビツ
トは、その同一の行におけるデータビツトから発
生される。たとえばアレイA1におけるR1行，ＣN
＋１列でのパリテイビツトは、その同一のアレイの
R1行におけるすべてのデータビツトから発生さ
れる。同様にアレイA1におけるR2行，ＣN+1列で
のパリテイビツトは、そのアレイのR2行におけ
るすべてのデータビツトから発生される。 アレイＡX+1を除く他のすべてのアレイに対す
るＣN+1列におけるパリテイビツトは、同様の方
法で発生される。したがつてたとえば、アレイＡ
XのR1行，ＣN+1列におけるパリテイビツトは、ア
レイＡXのR1行におけるすべてのデータビツトか
ら発生される。 この実施例からデータのワードを読出すため
に、各メモリアレイにおける１つの行・列対でメ
モリセルが選択される。たとえば第３図において
参照数字１１によつて示されるメモリセル内にス
トアされたデータワードは、各アレイにおいて１
行および１列を選択することによつて読出され
る。 アレイＡX+1のR1〜ＲM行およびC1〜ＣN列にお
けるパリテイビツトの各々は、他のアレイA1〜
ＡXにおける対応する行・列対でのデータワード
から発生される。たとえばアレイＡX+1のR1行，
C1列でのパリテイビツトは、すべてのアレイA1
〜ＡXのR1行，C1列でのデータワードから発生さ
れる。同様にR2行，ＣN列でのアレイＡX+1におけ
るパリテイビツトは、アレイA1〜ＡXにおけるR2
行，ＣN列でのデータワードから発生される。 アレイＡX+1のＣN+1列におけるパリテイビツト
は、すべての他のアレイA1〜ＡXのＣN+1列にお
けるパリテイビツトから発生される。たとえばア
レイＡX+1のR1行，ＣN+1列におけるパリテイビツ
トは、すべてのアレイA1〜ＡXのR1行，ＣN+1列
におけるパリテイビツトから発生される。 Ｘ＋１個の行パリテイチエツカがメモリセルの
これらのＸ＋１個のアレイに伴う。それらは第３
図において、RPC1〜RPCX+1として示されてい
る。チエツカRPC1はアレイA1における行パリテ
イをチエツクし、…チエツカRPCXはアレイＡX
における行パリテイをチエツクし、またチエツカ
RPCX+1はアレイＡX+1における行パリテイをチエ
ツクする。 また第３図には２つの列パリテイチエツカがあ
り、それらはCPC1およびCPC2として示されてい
る。チエツカCPC1は、アレイA1〜ＡXから読出
されるデータワードにおけるパリテイをチエツク
する。またチエツカCPC2は、すべてのアレイA1
〜ＡX+1のＣN+1列におけるパリテイをチエツクす
る。 ここで、特定のビツトがエラーであるかどうか
を決定するために上のチエツカがどのように用い
られるかということについて考える。たとえば、
参照数字２０によつて示されるアレイA1におけ
るデータビツトがエラーであるとする。そのとき
はそのデータビツトがデータワードの一部として
読出されると、チエツカRPC1はエラーを検出し
またチエツカCPC1もエラーを検出する。この組
合せは、読出データワードにおけるデータビツト
B1がエラーであることを示している。 他の例として、参照数字２１によつて示される
アレイＡXにおけるデータビツトがエラーである
とする。そのときはそのデータビツトを含むデー
タワードがアレイA1〜ＡXから読出されると、チ
エツカRPCXおよびCPC1は同時にエラーを検出す
る。この組合せは、読出されたデータワードにお
けるビツトＢXがエラーであることを示してい
る。 さらに他の例として、アレイＡXのセル２２に
おけるパリテイビツトがエラーであるとする。そ
のときは第２行におけるいかなるワードがメモリ
アレイA1〜ＡXから読出されても、チエツカ
RPCXおよびCPC1は同時にエラーを検出する。こ
の組合せは、アレイＡX+1のC1―ＣN列から読出さ
れたパリテイビツトが正しくないことを示してい
る。 さらに例として、アレイＡX+1におけるメモリ
セル２３内のパリテイビツトがエラーであるとす
る。そのときはいかなるデータワードがアレイ
A1〜ＡXにおける第１行から読出されても、チエ
ツカRPCX1およびCPC2は同時にエラーを検出す
る。この組合せは、アレイＡX+1におけるＣN+1列
から読出されたパリテイビツトがエラーであるこ
とを示している。 ここで第４図に移ると、上述のエラー検出を実
行するための詳細な論理回路およびそれに伴うエ
ラー訂正オペレーシヨンが示されている。第４Ａ
図のすべての論理はアレイA1〜ＡXの各々ごとに
１回ずつ繰返される。この論理における記号名に
は「ｉ」が下に付けられており、この論理がアレ
イA1と関連して用いられるときは「ｉ」は１と
等しく、この論理が次のアレイA2と関連して用
いられるとき「ｉ」は２と等しく、このように
「ｉ」は「Ｘ」まで変化する。 第４Ａ図の論理がどのようにオペレートするか
を理解するために、アレイA1〜ＡXから読出され
るデータワードにおけるｉ番目のビツトＢiがエ
ラーであるとする。この場合においては、第ｉ行
パリテイチエツク（RPCi）および列パリテイチ
エツク１（CPC1）が同時にエラーを検出する。し
たがつてアンドゲート３０の出力は真である。 この出力は排他的オアゲート３１の入力とな
り、この排他的オアゲートの他の入力は読出され
ているデータワードの第ｉ番目のビツトＢiであ
る。したがつてもしエラーがアンドゲート３０に
よつて検出されると、そのときは排他的オアゲー
ト３１はデータビツトＢiを逆転するようにオペ
レートするが、もしアンドゲート３０の出力が偽
であれば、そのときはビツトＢiはゲート３１を
通つて直接に送られる。 ゲート３１の出力は、フリツプフロツプ３２に
おいてラツチされる。このフリツプフロツプは、
メモリ内にある従来のタイミング回路によつて発
生されるタイミング信号によつてクロツクされ
る。フリツプフロツプ３２からの出力は、メモリ
からの第ｉ番目のデータ出力ビツトである。これ
は、メモリユーザに送られるデータワードにおけ
る第ｉ番目のビツトである。 このビツトはまた、メモリ内部においてアンド
ゲート３３に送られる。次にこのビツトは、もし
データワードが読出命令に応答してメモリから読
出されておればアンドゲート３３を通過する。ゲ
ート３３の出力はメモリアレイＡiにおける第ｉ
番目のビツトを再発生するように接続され、した
がつて訂正されたビツトはもし最初に読出された
ビツトＢiがエラーであればアレイＡi内に再スト
アされる。 しかしもし外部の供給源から新たなデータワー
ドがメモリ内に書込まれているときであれば、そ
のときはその新たなデータワードの第ｉ番目のビ
ツトは他のフリツプフロツプ３４内にストアされ
る。またフリツプフロツプ３４の出力はアンドゲ
ート３５を通過して、その後第ｉ番目のメモリア
レイＡiにおけるストレージのためのビツトＢiと
なる。 第４Ａ図の論理の残りのすべての部分は、アレ
イＡiのＣN+1列におけるパリテイビツトを訂正し
かつ発生するために用いられる。もしそのパリテ
イビツトがアレイからエラーで読出されれば、そ
のときはこの状態はCPC2およびRPCiにおけるパ
リテイエラーの同時発生によつて検出される。こ
の状態はアンドゲート４０によつて検出される。 ゲート４０の出力は排他的オアゲート４１と接
続され、ゲート４１はまた第ｉ番目のアレイにお
けるＣN+1列からの行パリテイビツトRPiを受取
る。したがつて行パリテイビツトRPiはもしそれ
がエラーであれば逆転され、またもしそれがエラ
ーでなければ逆転されない。次にこの結果はフリ
ツプフロツプ４２にストアされる。 フリツプフロツプ４２の出力は、アンドゲート
４３を通る。またゲート４３の出力は、もし読出
命令が実行中であれば、メモリアレイＡi内に再
び書込まれる。逆にもし外部の供給源からの新し
いデータワードがメモリ内に書込まれているとき
であれば、そのときはアンドゲート４４の出力は
アレイＡiに対する新しいパリテイビツトとな
る。 ゲート４４からのこのパリテイビツトは、フリ
ツプフロツプ３２における読出データビツトをフ
リツプフロツプ３４における新しいデータビツト
とゲート４５を通じて排他的にオアすることによ
つて形成される。次にゲート４５の出力は、フリ
ツプフロツプ４２における読出パリテイビツトと
排他的にオアされる。このメカニズムによつて、
もし読出データビツトDOiおよび書込まれるべき
新しいデータビツトDIiが互いに異なつておれ
ば、パリテイビツトRPiは逆転される。 ここで第４Ｂ図の論理を考える。この論理は、
アレイＡX+1のC1〜ＣN列に対するパリテイビツト
を訂正しかつ発生するようにオペレートする。読
出オペレーシヨンの間において、アレイＡX+1の
C1〜ＣN列のうちの１つから選択されるパリテイ
ビツトがCP1として示されている。このパリテイ
ビツトは、排他的オアゲート５０に送られる。 このビツトがエラーであるとき、チエツカ
RPCX+1およびチエツカCPC1は共に正しくないパ
リテイを検出する。この発生はアンドゲート５１
によつて検出される。 ゲート５１の出力は、パリテイビツトCP1と共
に排他的オアゲート５０に送られる。したがつて
アンドゲート５１の出力が真であるときはパリテ
イビツトCP1は逆転され、またアンドゲート５１
の出力が偽であるときはパリテイビツトCP1は逆
転されない。 フリツプフロツプ５２は、排他的オアゲート５
０の出力をラツチする。またこのフリツプフロツ
プの出力は、メモリが読出を実行しているときに
アレイＡX+1内に再ストアされるべきパリテイビ
ツトCP1としてアンドゲート５３を通つて送られ
る。その反対にメモリが書込を実行しているとき
には、全く新しくパリテイビツトがアレイA1〜
ＡXに対するすべてのフリツプフロツプ３４にお
けるデータワードから発生され、またそのパリテ
イビツトはアンドゲート５４を通つてアレイＡX+
１に送られる。 次に第４Ｃ図を考えると、同図はパリテイビツ
トCP2を発生する論理を示している。もしこのパ
リテイビツトがエラーでアレイＡX+1内にストア
されておれば、そのときはチエツカRPCX+1およ
びCPC2は共にエラーを検出する。この状態は、
アンドゲート６０によつて検出される。ゲート６
０の出力は排他的オアゲート６１に送られ、また
その排他的オアゲート６１はパリテイビツトCP2
をも受ける。したがつてパリテイビツトCP2は、
それがアレイＡX+1からエラーで読出されるかど
うかに依存して逆転されまたは逆転されない。 フリツプフロツプ６２は排他的オアゲート６１
の出力をストアし、またこのフリツプフロツプの
出力は読出の間にアンドゲート６３を通つて送ら
れて、アレイＡX+1に再びストアされる。これと
は逆に書込オペレーシヨンの間には、パリテイは
アレイA1〜ＡXに対するすべての排他的オアゲー
ト４６の出力から発生され、またその結果は新し
いパリテイビツトCP2としてアレイＡX+1内にス
トレージするためにアンドゲート６４を通つて送
られる。 上の説明から、データワードB1―ＢXにおける
エラーが比較的速やかに検出されかつ訂正され得
るということは明らかである。特にビツトＢiに
おけるエラーを検出しかつ訂正するためにかかる
時間は、並列にオペレートするチエツカRPC1，
CPC1での遅延時間と、論理ゲート３０，３１お
よびフリツプフロツプ３２での遅延時間との和で
ある。この時間は、たとえば第２Ａ図のエドワー
ズメカニズムのような多重データワードがメモリ
から読出されることが必要であるメガスニムを通
じてエラーを検出および訂正するのにかかる時間
よりも確実に非常に速いものである。 また上述の説明から、この発明におけるメモリ
オーバヘツドは比較的小さいということは明らか
である。このことは第５図においてさらに一層明
らかにされるが、第５図においては「Ｎ」（デー
タビツトを含んでいるアレイごとの列の数）の関
数としておよび「Ｘ」（ワードごとのデータビツ
トの数）の関数としてメモリオーバヘツドがプロ
ツトされている。 この発明に対するオーバヘツドは、数学的に （Ｎ＋１）（Ｍ）（Ｘ＋１）／（Ｎ）（Ｍ）（Ｘ） として表現され得る。この式において、分母はデ
ータビツトをストアするメモリセルの数と等し
く、また分子はデータビツトをストアするメモリ
セルの数とパリテイビツトをストアするメモリセ
ルの数との和と等しい。 特別な例として、65，536データビツトをスト
アしかつワードごとに８データビツトを持つメモ
リを考える。そのようなメモリに対して「Ｘ」は
８と等しく、また「Ｘ＋１」のアレイの各々は
128の列および64の行を持つ。言い換えればアレ
イごとの列の数「Ｎ」は128であり、したがつて
第５図からメモリオーバヘツドはわずか1.13であ
る。これに対してハミングタイプのエラー訂正メ
モリにおいて必要とされる対応するオーバヘツド
は、第１図から1.625である。 他の例として、65，536データビツトをストア
しかつワードごとに16ビツトを持つメモリを考え
る。そのようなメモリにおいてはＸ＋１つまり17
のアレイが存在し、かつ各アレイは64の行および
64の列を持つている。したがつてＮは64と等し
く、第６図からメモリオーバヘツドは1.09であ
る。これに対して、ハミングタイプのエラー訂正
メモリに対する対応するメモリオーバヘツドが
1.375であることを第１図が示している。 この発明の好ましい一実施例が、第３図および
第４図と関連して詳細に説明されてきた。しかし
さらに多くの変更および修正が、この発明の特徴
および精神から逸脱することなくこの実施例に対
してなされ得る。ここでこれらの修正のいくつか
を説明する。 １つの変形として、第３図および第４図におけ
るすべての回路が１つの半導体チツプ上にパツケ
ージされてもよい。この場合においては、メモリ
が実行するエラー検出およびエラー訂正オペレー
シヨンは、メモリのユーザに対して明白である。
言い換えれば、従来のアドレツシング信号，電源
信号，および読出／書込命令信号と共にデータ信
号DOおよびDIiのみが、メモリチツプに対して送
られかつメモリチツプから受取られる信号であ
る。 他の変形として、アレイA1〜ＡX+1内のメモリ
セルは、ダイナミツクRAM，またスタテイツク
RAM，または電気的プログラマブルリードオン
リメモリ，またはマスクプログラマブルリードオ
ンリメモリにおいて用いられるタイプのものであ
つてよい。この発明において重要なことは全体的
なメモリ機構であつて、個々のメモリセルの詳細
な構造ではない。 上の見地から、この発明は余分なデータセルを
持つメモリチツプに代わるものを提供するという
ことが理解されるべきである。そのようなメモリ
においては、データビツトをストアするための余
分なまたはスペアメモリセルはチツプ上に構成さ
れ、またこれらのスペアメモリセルは正規のメモ
リセルが欠陥があると発見されたときに選択的に
アドレスされる。この選択的アドレツシングは、
チツプの製造プロセスの間にレーザ光線または電
流パルスによつて特定のアドレスラインをカツテ
イングすることによつてインプリメントされる。
しかし第３図および第４図のエラー訂正メモリに
は、そのようなアドレス修正は全く必要でない。 また余分なメモリセルがマスクプログラマブル
リードオンリメモリにおいて用いられれば、デー
タセルアドレツシングがスペアメモリセルをアド
レスするために修正される必要があるばかりでな
く、さらにスペアメモリセルが消費者の個人化さ
れたまたときには占有のデータパターンに従つて
幾分プログラムされる必要がある。この後者の要
求は過去においては、すべてのデータセルが100
％冗長度でデユプリケートされることを必要とし
た。たとえば、Ｅ lectronics，1981年７月28
日，pp.117―119のJohn G.Pozaによる論文
「Redundancy，What To Do When the Bits Go
Out」を参照されたい。これに対して第５図に示
されたように、この発明におけるメモリオーバヘ
ツドは100％よりも実質的に少ない。 第３図および第４図の実施例に対するさらに他
の変形として、論理ゲートは訂正不可能なエラー
が発生したときを検出するようにされてもよい。
このために論理ゲート３０，４０，５１，および
６０の各々は、特別の入力を含むように拡張され
る。この特別の入力は、その真の状態がこれらの
ゲートによつて特定的にANDされている２つの
ものとは別のチエツカが全くエラーを検出しなか
つたということを示す信号を運ぶ。 たとえばゲート３０に対する特別の入力上の信
号は、列パリテイチエツカCPC2がエラーを検出
せず、かつ第ｉ番目の行パリテイチエツカを除く
すべての行パリテイチエツカが同様にエラーを検
出しなかつたときにのみ真である。同様に論理ゲ
ート５１に対する特別の入力は、列パリテイチエ
ツカCPC2がエラーを検出せずかつすべての行パ
リテイチエツカRPC1〜RPCXがエラーを検出しな
かつたときにのみ真である。 これらの修正された論理ゲート３０，４０，５
１および６０からの出力の各々は、次にORゲー
トによつて共に論理的にORされる。このORゲー
トはまた、エラーが全く検出されなかつたことを
示す他の信号を受ける。すなわちこの特別のOR
ゲート入力は、チエツカCPC1，CPC2，および
RPC1〜RPCX+1がエラーを全く検出しなかつたと
きに真である。 したがつてこの論理ORゲートからの出力は、
ビツトにエラーが全くないかまたは１ビツトのみ
がエラーであつたときはいつでも真である。した
がつてこのORゲートからの偽の出力は、訂正不
可能なエラーが発生したことを示す。この出力は
メモリのユーザによつてモニタされ、もしすべて
のメモリの回路が１つの半導体チツプ上にパツケ
ージされておれば、このORゲート出力はこのチ
ツプから送られてモニタされる。 ここで第６図に移つて、この発明のさらの他の
実施例を詳細に説明する。この実施例は第３図お
よび第４図のものと類似であるが、同一行上の隣
合つたメモリセルにおける２ビツトエラーを検出
しかつ訂正することができる。たとえばアルフア
粒子放射に影響されやすいダイナミツクRAMに
おいては、アルフア粒子がエラーを引起こすとき
にはそのエラーは１つのメモリセルまたは２つの
隣合つたメモリセルにおいて最も起こりやすいの
で、この能力は最も望ましいものである。 第６図の実施例に含まれているのは、再びA1
〜ＡX+1の記号の付けられたメモリセルの「Ｘ＋
１」のアレイである。またこれらのアレイの各々
におけるすべてのメモリセルは、（R1〜ＲMの記
号の付けられた）Ｍの行、および（C1〜ＣN+2の
記号の付けられた）Ｎ＋２の列に配列される。 データビツトは、アレイA1〜ＡXにおけるC1〜
ＣN列でのメモリセルにストアされる。またパリ
テイビツトは、残りのメモリセルにストアされ
る。したがつてアレイA1〜ＡXの各々はパリテイ
ビツトをストアするための２列のメモリセルＣN+
１およびＣN+2を含み、またアレイＡX+1はそのメ
モリセルのすべてにパリテイビツトをストアす
る。 奇数列におけるデータビツトに対するパリテイ
はＣN+1列にストアされ、偶数列におけるデータ
ビツトに対するパリテイはＣN+2列にストアされ
る。たとえばアレイA1におけるR1―ＣN+1でのメ
モリセルは、アレイA1のR1―C1，R1―C3，R1―
C5，…のデータビツトに対するパリテイをスト
アする。同様にアレイA1のR1―ＣN+2でのメモリ
セルは、アレイA1のR1―C2，R1―C4，R1―C6，
…のデータビツトに対するパリテイをストアす
る。 同様に複数のパリテイチエツカRPC1O，
RPC1E，…RPCX+1O，RPCX+1Eが、第６図の実
施例に含まれている。チエツカRPC1OはＣN+1列
におけるパリテイをアレイA1における選択され
た行上の奇数列からのデータビツトと照合し、ま
たチエツカRPC1EはＣN+2列におけるパリテイを
アレイA1における選択された行の偶数列におけ
るデータビツトと照合する。他のすべての行パリ
テイチエツカは、これらの各アレイと同様の方法
でオペレートする。 アレイＡX+1のR1〜ＲM行およびC1〜ＣN列にお
けるパリテイビツトは、アレイA1〜ＡXにおける
データワードB1〜ＢXから発生される。たとえば
アレイＡX+1の第１行第１列でのパリテイビツト
は、すべてのアレイA1〜ＡXの第１行第１列にお
けるデータワードから発生される。このパリテイ
ビツトは、チエツカCPC1によつて対応するデー
タビツトB1〜ＢXと照合される。 またアレイＡX+1において、第ＣN+1列にストア
されるパリテイビツトは、すべての他のアレイ
A1〜ＡXにおける第ＣN+1列のパリテイビツトか
ら発生される。たとえばアレイＡX+1の第１行第
ＣN+1列でのパリテイビツトは、すべてのアレイ
A1〜ＡXの第１行第ＣN+1列におけるパリテイビ
ツトから発生される。これらのパリテイビツト
は、奇数列でストアされたビツトを持つデータワ
ードがアレイA1〜ＡXから読出されるときに、パ
リテイチエツカCPC2Oによつて照合される。 同様にアレイＡX+1の第ＣN+2列にストアされる
パリテイビツトは、すべてのアレイA1〜ＡXの第
ＣN+2列にストアされたパリテイビツトから発生
される。これらのパリテイビツトは、偶数列でス
トアされたビツトを持つデータワードがアレイ
A1〜ＡXから読出されるときに、パリテイチエツ
カCPC2Eによつて照合される。 ここで第６図の実施例の或る１つの行上の２つ
の隣合つたデータビツトにおける２ビツトエラー
がいかにして検出されかつ訂正されるかについて
考察する。たとえばアレイA1の第１行第１列お
よび第１行第２列におけるデータビツトがエラー
であつたとする。そのときはすべてのアレイA1
〜ＡXの第１行第１列でのデータワードが読出さ
れるときに、チエツカCPC1およびRPC1Oが共に
エラーを検出する。 もちろん第６図の実施例はまた、第３図の実施
例と同様に、同一の列での２つの隣合つたデータ
ビツトにおけるエラーを検出しかつ訂正する。た
とえばアレイA1の第１行第１列および第２行第
１列におけるデータビツトがエラーであつたとす
る。そのときはすべてのアレイA1〜ＡXの第１行
第１列でのデータワードが読出されるときに、チ
エツカCPC1およびCPC1Oが共にエラーを検出す
る。またすべてのアレイA1〜ＡXの第２行第１列
でのデータワードが読出されるときに、チエツカ
CPC1およびRPC1Oが共に再びエラーを検出す
る。 ここで２つの隣合つたパリテイビツトにおいて
２ビツトエラーが発生したとする。より特定的
に、アレイA1の第２行第ＣN+1列および第２行第
ＣN+2列におけるパリテイビツトがエラーであつ
たとする。そのときはデータワードがアレイA1
〜ＡXから、第２行およびいずれかの奇数列から
読出されるとき、アレイA1の第２行第ＣN+1列に
おけるエラーパリテイビツトはチエツカRPC1O
およびCPC2Oによつて検出される。同様にデー
タワードがアレイA1〜ＡXにおける第２行および
いずれかの偶数列から読出されるとき、アレイ
A1の第２行第ＣN+2列でのエラーパリテイビツト
はチエツカRPC1EおよびCPC2Oによつて検出さ
れる。 最後に、アレイＡX+1のある行における２つの
隣接したワードパリテイビツトがエラーであると
する。たとえば、アレイＡX+1における第１行第
１および第２列におけるパリテイビツトがエラー
であるとする。そのときはすべてのアレイA1〜
ＡXの第１行第１列でのワードが読出されると
き、アレイＡX+1内の第１行第１列でのパリテイ
ビツトにおけるエラーがチエツカCPC1および
RPCX+1Oによつて検出される。同様にすべての
アレイA1〜ＡXの第１行第２列でのワードが読出
されるとき、アレイＡX+1の第１行第２列でのパ
リテイエラーがチエツカCPC1およびRPCX+1Eに
よつて検出される。 第６図と関連して上に説明されたすべてのエラ
ーは、第４Ａ図〜第４Ｃ図と関連して以前に説明
したエラーと同様に論理回路によつて訂正され
る。第４Ａ図において行パリテイチエツク信号
iは、ワードが奇数列または偶数列のいずれ
から読出されるかに依存して、iまたは
iによつてそれぞれ置換される。同様に第４
Ｂ図および第４Ｃ図において、ワードが奇数列ま
たは偶数列のいずれにて読出されるかに依存し
て、信号X+1はX+1またはX+1に
よ
つて置換される。また第４Ｃ図においては、ワー
ドが奇数列で読出されるかまたは偶数列で読出さ
れるかに依存して、信号2は信号2また
は信号2によつて置換される。 この発明のいくつかの好ましい実施例が詳細に
説明されてきた。そしてこの説明の観点におい
て、この発明の特徴および精神から逸脱すること
なく種々の修正がこれらの詳細に対してなされ得
るということは明らかである。 たとえば数個のメモリセルが、対応する行にお
けるデータビツトから計算されるいかなるエラー
訂正コードをもストアするために、アレイA1〜
ＡXにおける各行に追加されてもよい。次にチエ
ツカ回路は、これらのデータビツトのいかなるも
のがデータワードの一部として読出されるときに
もデータビツトの行におけるエラーを検出しかつ
訂正するために、アレイにおけるすべての列と接
続する。 さらに他の修正として、上述されたエラー検出
および訂正メカニズムは、部分的にのみメモリチ
ツプであるいかなる半導体チツプ内にも組入れら
れ得る。たとえば第３図および第４図のメモリ
は、プロセツサのマイクロコマンドをストアする
ためのコントロールメモリとしてマイクロプロセ
ツサチツプ内に組入れられ得る。 したがつて上述の説明に対してそのような多く
の修正が可能であるので、この発明は上述の説明
に限定されるものではなく添付の請求の範囲によ
つて規定されるということが理解されるべきであ
る。
備え、前記アレイの各々は、Ｍ行およびＮ＋２列
のメモリセルを有し、Ｘ，ＭおよびＮは正の整数
であり、 前記Ｘ＋１個のアレイの各々から、Ｎ＋２個の
セルからなる１行を選択する行選択手段と、 Ｘ＋１個の行パリテイチエツカからなる第１の
組とをさらに備え、前記行パリテイチエツカの
各々は、前記Ｘ＋１個のアレイのそれぞれに結合
されて、前記行選択手段によつて選択された行の
奇数列におけるセルにおけるパリテイをチエツク
し、 Ｘ＋１個の行パリテイチエツカからなる第２の
組をさらに備え、前記行パリテイチエツカの各々
は、前記Ｘ＋１個のアレイそれぞれに結合され
て、前記行選択手段によつて選択された行の偶数
列におけるセルにおけるパリテイをチエツクし、 前記Ｘ＋１個のアレイの各々から並行して、前
記行選択手段によつて選択された行における第１
ないし第Ｎ列の１つにおけるセルを選択する列選
択手段と、 前記列選択手段と結合され、前記列選択手段に
よつて選択されたセルのパリテイをチエツクする
第１の列パリテイチエツカと、 前記Ｘ＋１個のアレイの各々の第Ｎ＋１列に結
合され、前記行選択手段によつて選択された行に
おける第Ｎ＋１列におけるセルのパリテイをチエ
ツクする第２の列パリテイチエツカと、 前記Ｘ＋１個のアレイの各々の第Ｎ＋２列に結
合され、前記行選択手段によつて選択された行に
おける第Ｎ＋２列におけるセルのパリテイをチエ
ツクする第３の列パリテイチエツカとをさらに備
えた、改良されたエラー訂正メモリ。 ２ 前記メモリセルは電気的に書込み可能であ
る、請求の範囲第１項記載のメモリ。 ３ 前記メモリセルはマスクプログラマブルであ
る、請求の範囲第１項記載のメモリ。 ４ 前記メモリセルはダイナミツクセルである、
請求の範囲第１項記載のメモリ。 ５ 前記メモリセルはスタテイツクセルである、
請求の範囲第１項記載のメモリ。 ６ 前記パリテイビツトは偶数パリテイビツトで
ある、請求の範囲第１項記載のメモリ。 ７ 前記パリテイビツトは奇数パリテイビツトで
ある、請求の範囲第１項記載のメモリ。 ８ メモリセルからなるＸ＋１個の複数アレイを
備え、前記アレイの各々は、Ｍ行およびＮ＋１列
のメモリセルを有し、Ｘ，ＭおよびＮは正の整数
であり、 前記Ｘ＋１個のアレイの各々から、Ｎ＋１個の
セルからなる１行を選択する行選択手段と、 Ｘ＋１個の行パリテイチエツカとをさらに備
え、前記行パリテイチエツカの各々は、前記Ｘ＋
１個のアレイのそれぞれに結合されて、前記行選
択手段が選択するＮ＋１個のセルからなる行にお
けるパリテイをチエツクし、 前記Ｘ＋１個のアレイの各々から並行して、前
記行選択手段によつて選択された行の第１ないし
第Ｎ列の１つにおけるセルを選択する列選択手段
と、 前記列選択手段に結合され、前記列選択手段に
よつて選択されたセルのパリテイをチエツクする
第１の列パリテイチエツカと、 前記Ｘ＋１個のアレイの各々の第Ｎ＋１列に結
合され、前記行選択手段によつて選択された行に
おける第Ｎ＋１列におけるセルのパリテイをチエ
ツクする第２の列パリテイチエツカとをさらに備
えた、改良されたエラー訂正メモリ。 ９ パリテイエラーが行パリテイチエツカによつ
て検出されかつ同時にパリテイエラーが前記第２
の列パリテイチエツカによつて検出されたとき
に、前記行選択手段によつて選択された行におけ
る第Ｎ＋１列におけるメモリセルの内容を反転す
るエラー訂正手段をさらに備える、請求の範囲第
８項記載のメモリ。 １０ 前記メモリセルは電気的に書込み可能であ
る、請求の範囲第８項記載のメモリ。 １１ 前記メモリセルはマスクプログラマブルで
ある、請求の範囲第８項記載のメモリ。 １２ 前記メモリセルはダイナミツクセルであ
る、請求の範囲第８項記載のメモリ。 １３ 前記メモリセルはスタテイツクセルであ
る、請求の範囲第８項記載のメモリ。 １４ 前記パリテイビツトは偶数パリテイビツト
である、請求の範囲第８項記載のメモリ。 １５ 前記パリテイビツトは奇数パリテイビツト
である、請求の範囲第８項記載のメモリ。 発明の背景 この発明はデイジタルメモリに関し、より特定
的にはエラー訂正能力を持つデイジタルメモリに
関する。 先行技術において、非常に広範囲のデイジタル
メモリが存在する。それらの中には、ダイナミツ
クRAM（DRAM），スタテイツクRAM
（SRAM），電気的プログラマブルリードオンリメ
モリ（EPROM），およびマスクプログラマブル
リードオンリメモリ（ROM）が含まれる。これ
らのメモリはたとえば、1980年Texas
InstrumentsのThe MOS Mcmory Data Book
for Design Engineersという題の本に説明され
ている。 理想的には、すべてのこれらのメモリは、デー
タが必要であるときにそのメモリから読出される
デイジタルデータビツトをストアするようにオペ
レートする。しかしまたこれらのメモリはすべ
て、メモリから読出されるデータがメモリ内にス
トアされた（またはストアされるように意図され
た）データとは異なるようにするエラーを起こし
やすい。 広範囲の種類の失敗のメカニズムのいかなるも
のも、これらのエラーの原因となり得る。たとえ
ばダイナミツクRAMにおいて、アルフア粒子の
形態における放射は、メモリのセルの中の１つに
おいてデータビツトを破壊する。他の例としてマ
スクプログラマブルリードオンリメモリにおいて
は、メモリをプログラムするマスクにおける些細
な欠陥はエラーデータがセル内に永久的に書込ま
れるようにする。 したがつてメモリエラーを検出および訂正する
ために、種々の構造が先行技術において考案され
てきた。これらの構造のうちの１つは、データの
各ワードをハミングコードにエンコードし、かつ
これらのエンコードされたワードをメモリ内にス
トアすることを含む。その後データワードが読出
されるときに、ハミングコードはデータワードが
正しいコードであるかどうかを見るためにチエツ
クし、そしてもし正しくなければ、エラーのある
ビツトはハミングエラー訂正手順に従つて訂正さ
れる。 しかしこのハミングアプローチは、データビツ
トとコードビツトとを収容するためにメモリのス
トレージ能力が非常に増大されなければならない
ので魅力的ではない。このことは第１図を調べれ
ば明らかである。第１図にはワードごとのデータ
ビツトの数が左端列にリストされており、１ビツ
トエラーを検出および訂正するために必要なワー
ドごとのハミングチエツクビツトの対応する数が
中位列にリストされており、またメモリストレー
ジ能力における対応するオーバヘツドまたは増加
が右端列にリストされている。 左端列が示すように、８ビツトおよび16ビツト
の長さの共通に用いられるワードに対するこのオ
ーバヘツドは、それぞれ62.5％および37.5％であ
る。このことはたとえば、1967年Herbert
Hellenmn 著Digital Computer System
Prineiplesの321頁の議論によつて確認され得
る。 ハミングコードアプローチよりも少ないメモリ
オーバヘツドで足りるメモリエラーを検出および
訂正するための他のメカニズムが、最近の記事す
なわちComputer Design，1981年７月，pp.143
―148のLee Edwardsによる「Low Cost
Alternative to Hamming Code Corrects
Memory Errors」において説明されている。 そこではメモリは、第２図に示されるようにブ
ロツクに分割される。各ブロツクはいくつかのデ
ータワードを含む。ワードパリテイビツトが、ブ
ロツク内の各データワードと関連している。１ワ
ードの垂直パリテイビツトが、ブロツク内のすべ
てのデータワードと関連している。 第２図を見ると、エドワーズメカニズムが必要
とするメモリオーバヘツドは、ハミングメカニズ
ムと比べて実際に減少されるということがわか
る。しかしこのエドワーズメカニズムは、そのエ
ラー訂正手順が非常に遅いという新たな問題を発
生する。 データワードがエドワーズメモリブロツクから
読出されるとき、そのデータワードと関連するパ
リテイビツトがチエツクされる。次にもしそのチ
エツクがデータワードがエラーであることを示し
ているなら、ワードを読出す装置（たとえばコン
ピユータ）はエラールーチンにトラツプしてその
ブロツク内のすべての他のワードを順に読出す。 ブロツク内のすべてのワードのこの読出は、多
大な時間を消費するオペレーシヨンである。しか
しこれらのワードは読出されなければならず、そ
れによつてそのブロツクの垂直パリテイワードが
再計算され得る。次にこの再計算された垂直パリ
テイワードは、ストアされた垂直パリテイワード
と比較されて、原取出データワードにおけるいず
れのビツトがエラーであるかが決定される。たと
えば、エドワーズが彼の論文の145頁において提
案しているように、各ブロツクが2048ワードを持
ちかつ１つのブロツクにおけるデータのワードご
とのアクセス時間が100ナノ秒であつたとする。
そのときはエラーを訂正するのに2048回の100ナ
ノ秒または204マイクロ秒かかり、さらに垂直パ
リテイビツトを再計算するのに時間が必要であ
る。 もちろんエドワーズメカニズムにおけるエラー
訂正時間は、ブロツクごとのワードの数を減少さ
せることによつて短縮され得る。しかしブロツク
ごとのワードの数が減少するにつれて、ブロツク
ごとのデータビツトに対するパリテイビツトの割
合は増加する。したがつて言い換えれば、メモリ
オーバヘツドが増加する。 したがつてこの発明の主な目的は、改良された
エラー訂正メモリを提供することである。 この発明の他の目的は、比較的少ないチエツク
ビツトを必要としかつ比較的速やかにエラーを訂
正するエラー訂正メモリを提供することである。 発明の概要 上述の目的およびその他の目的は、複数のメモ
リアレイを備える改良されたエラー訂正メモリに
よつてこの発明に従つて達成され、各アレイはデ
ータビツトをストアするための行および列に配列
されるメモリセルと、複数の各アレイにおけるあ
る１つの行・列対で１つのセルを同時に選択する
ことによつてこれらのデータビツトのワードを読
出す手段とを含む。 この発明の一実施例においては、前記アレイの
対応する行におけるデータビツトから計算される
パリテイビツトをストアするための前記複数のア
レイの各々の行ごとにおける付加的なメモリセル
手段と、対応する行・列対での前記複数のアレイ
におけるデータビツトのワードから計算される各
行・列対でのパリテイビツトをストアするための
行および列に配列されるメモリセルを含む付加的
なメモリアレイ手段とが含まれる。 他の実施例においては対応する行におけるデー
タビツトから計算される少なくとも１つのコード
ビツトをストアするための前記複数のアレイの
各々の行ごとにおけるストレージ手段と、前記複
数のアレイとそれぞれ接続される複数のチエツク
手段とが含まれ、前記チエツク手段の各々は前記
ワードを形成するために前記１つのセルが選択さ
れるその対応するアレイの行におけるすべてのデ
ータビツトおよびコードビツトを受けかつチエツ
クする。 【図面の簡単な説明】 この発明の種々の特徴および効果は、添付の図
面と関連して行なう以下の詳細な説明において説
明される。 第１図は、データワードがハミングコードを用
いてエンコードされる先行技術のエラー訂正メモ
リにおけるメモリオーバヘツドを比較のために示
す。第２図は、先行技術の他のエラー訂正メモリ
におけるデータビツト、ワードパリテイビツト，
および垂直パリテイビツトの配列を比較のために
示す。第３図は、この発明の好ましい一実施例に
おけるメモリセルの機構および随伴するパリテイ
チエツク論理回路を示す。第４図は、第３図の実
施例に随伴するエラー訂正およびパリテイ発生論
理回路を示す。第５図は、第３図の実施例におけ
るメモリオーバヘツドを示す曲線のセツトであ
る。第６図は、この発明の他の好ましい実施例に
おけるメモリセルの機構およびその随伴するパリ
テイチエツク論理回路を示す。 【発明の詳細な説明】 ここで第３図および第４図を参照して、この発
明の好ましい一実施例を詳細に説明する。一般的
に第３図はこの実施例のメモリセルの機構および
その随伴するパリテイチエツク論理回路を示して
おり、第４図はこの実施例のエラー訂正およびパ
リテイ発生論理回路を示している。 第３図において、すべてのメモリセルはアレイ
A1〜Ａx+1に配列されており、ここで「Ｘ」はデ
ータワードごとのビツトの数である。すなわちメ
モリが読出されるときにはＸビツトの長さのデー
タワードが取出され、またメモリが書込まれると
きにはＸビツトの長さのデータワードがストアさ
れるが、全メモリ内のアレイの数はＸ＋１であ
る。 各アレイ内のメモリセルは、Ｍ行およびＮ＋１
列に配列される。第１行はR1に指定され、第２
行はR2に指定され、…また第Ｍ行はＲMに指定さ
れる。同様にして第１列はC1に指定され、…第
Ｎ＋１列はＣN+1に指定される。１つのメモリセ
ルが、各行・列対の交差点に存在する。 アレイ内のメモリセルのいくつかはデータビツ
トをストアするが、他のセルはパリテイビツトを
ストアする。特にデータビツトはアレイA1〜ＡX
におけるC1〜ＣN列のすべてのメモリセルにスト
アされる。またパリテイビツトは、すべての残り
のメモリセルにストアされる。すなわちパリテイ
ビツトはアレイA1〜ＡXのＮ＋１列およびアレイ
ＸX+1のすべてのメモリセルにストアされる。 アレイA1の特定の行における各パリテイビツ
トは、その同一の行におけるデータビツトから発
生される。たとえばアレイA1におけるR1行，ＣN
＋１列でのパリテイビツトは、その同一のアレイの
R1行におけるすべてのデータビツトから発生さ
れる。同様にアレイA1におけるR2行，ＣN+1列で
のパリテイビツトは、そのアレイのR2行におけ
るすべてのデータビツトから発生される。 アレイＡX+1を除く他のすべてのアレイに対す
るＣN+1列におけるパリテイビツトは、同様の方
法で発生される。したがつてたとえば、アレイＡ
XのR1行，ＣN+1列におけるパリテイビツトは、ア
レイＡXのR1行におけるすべてのデータビツトか
ら発生される。 この実施例からデータのワードを読出すため
に、各メモリアレイにおける１つの行・列対でメ
モリセルが選択される。たとえば第３図において
参照数字１１によつて示されるメモリセル内にス
トアされたデータワードは、各アレイにおいて１
行および１列を選択することによつて読出され
る。 アレイＡX+1のR1〜ＲM行およびC1〜ＣN列にお
けるパリテイビツトの各々は、他のアレイA1〜
ＡXにおける対応する行・列対でのデータワード
から発生される。たとえばアレイＡX+1のR1行，
C1列でのパリテイビツトは、すべてのアレイA1
〜ＡXのR1行，C1列でのデータワードから発生さ
れる。同様にR2行，ＣN列でのアレイＡX+1におけ
るパリテイビツトは、アレイA1〜ＡXにおけるR2
行，ＣN列でのデータワードから発生される。 アレイＡX+1のＣN+1列におけるパリテイビツト
は、すべての他のアレイA1〜ＡXのＣN+1列にお
けるパリテイビツトから発生される。たとえばア
レイＡX+1のR1行，ＣN+1列におけるパリテイビツ
トは、すべてのアレイA1〜ＡXのR1行，ＣN+1列
におけるパリテイビツトから発生される。 Ｘ＋１個の行パリテイチエツカがメモリセルの
これらのＸ＋１個のアレイに伴う。それらは第３
図において、RPC1〜RPCX+1として示されてい
る。チエツカRPC1はアレイA1における行パリテ
イをチエツクし、…チエツカRPCXはアレイＡX
における行パリテイをチエツクし、またチエツカ
RPCX+1はアレイＡX+1における行パリテイをチエ
ツクする。 また第３図には２つの列パリテイチエツカがあ
り、それらはCPC1およびCPC2として示されてい
る。チエツカCPC1は、アレイA1〜ＡXから読出
されるデータワードにおけるパリテイをチエツク
する。またチエツカCPC2は、すべてのアレイA1
〜ＡX+1のＣN+1列におけるパリテイをチエツクす
る。 ここで、特定のビツトがエラーであるかどうか
を決定するために上のチエツカがどのように用い
られるかということについて考える。たとえば、
参照数字２０によつて示されるアレイA1におけ
るデータビツトがエラーであるとする。そのとき
はそのデータビツトがデータワードの一部として
読出されると、チエツカRPC1はエラーを検出し
またチエツカCPC1もエラーを検出する。この組
合せは、読出データワードにおけるデータビツト
B1がエラーであることを示している。 他の例として、参照数字２１によつて示される
アレイＡXにおけるデータビツトがエラーである
とする。そのときはそのデータビツトを含むデー
タワードがアレイA1〜ＡXから読出されると、チ
エツカRPCXおよびCPC1は同時にエラーを検出す
る。この組合せは、読出されたデータワードにお
けるビツトＢXがエラーであることを示してい
る。 さらに他の例として、アレイＡXのセル２２に
おけるパリテイビツトがエラーであるとする。そ
のときは第２行におけるいかなるワードがメモリ
アレイA1〜ＡXから読出されても、チエツカ
RPCXおよびCPC1は同時にエラーを検出する。こ
の組合せは、アレイＡX+1のC1―ＣN列から読出さ
れたパリテイビツトが正しくないことを示してい
る。 さらに例として、アレイＡX+1におけるメモリ
セル２３内のパリテイビツトがエラーであるとす
る。そのときはいかなるデータワードがアレイ
A1〜ＡXにおける第１行から読出されても、チエ
ツカRPCX1およびCPC2は同時にエラーを検出す
る。この組合せは、アレイＡX+1におけるＣN+1列
から読出されたパリテイビツトがエラーであるこ
とを示している。 ここで第４図に移ると、上述のエラー検出を実
行するための詳細な論理回路およびそれに伴うエ
ラー訂正オペレーシヨンが示されている。第４Ａ
図のすべての論理はアレイA1〜ＡXの各々ごとに
１回ずつ繰返される。この論理における記号名に
は「ｉ」が下に付けられており、この論理がアレ
イA1と関連して用いられるときは「ｉ」は１と
等しく、この論理が次のアレイA2と関連して用
いられるとき「ｉ」は２と等しく、このように
「ｉ」は「Ｘ」まで変化する。 第４Ａ図の論理がどのようにオペレートするか
を理解するために、アレイA1〜ＡXから読出され
るデータワードにおけるｉ番目のビツトＢiがエ
ラーであるとする。この場合においては、第ｉ行
パリテイチエツク（RPCi）および列パリテイチ
エツク１（CPC1）が同時にエラーを検出する。し
たがつてアンドゲート３０の出力は真である。 この出力は排他的オアゲート３１の入力とな
り、この排他的オアゲートの他の入力は読出され
ているデータワードの第ｉ番目のビツトＢiであ
る。したがつてもしエラーがアンドゲート３０に
よつて検出されると、そのときは排他的オアゲー
ト３１はデータビツトＢiを逆転するようにオペ
レートするが、もしアンドゲート３０の出力が偽
であれば、そのときはビツトＢiはゲート３１を
通つて直接に送られる。 ゲート３１の出力は、フリツプフロツプ３２に
おいてラツチされる。このフリツプフロツプは、
メモリ内にある従来のタイミング回路によつて発
生されるタイミング信号によつてクロツクされ
る。フリツプフロツプ３２からの出力は、メモリ
からの第ｉ番目のデータ出力ビツトである。これ
は、メモリユーザに送られるデータワードにおけ
る第ｉ番目のビツトである。 このビツトはまた、メモリ内部においてアンド
ゲート３３に送られる。次にこのビツトは、もし
データワードが読出命令に応答してメモリから読
出されておればアンドゲート３３を通過する。ゲ
ート３３の出力はメモリアレイＡiにおける第ｉ
番目のビツトを再発生するように接続され、した
がつて訂正されたビツトはもし最初に読出された
ビツトＢiがエラーであればアレイＡi内に再スト
アされる。 しかしもし外部の供給源から新たなデータワー
ドがメモリ内に書込まれているときであれば、そ
のときはその新たなデータワードの第ｉ番目のビ
ツトは他のフリツプフロツプ３４内にストアされ
る。またフリツプフロツプ３４の出力はアンドゲ
ート３５を通過して、その後第ｉ番目のメモリア
レイＡiにおけるストレージのためのビツトＢiと
なる。 第４Ａ図の論理の残りのすべての部分は、アレ
イＡiのＣN+1列におけるパリテイビツトを訂正し
かつ発生するために用いられる。もしそのパリテ
イビツトがアレイからエラーで読出されれば、そ
のときはこの状態はCPC2およびRPCiにおけるパ
リテイエラーの同時発生によつて検出される。こ
の状態はアンドゲート４０によつて検出される。 ゲート４０の出力は排他的オアゲート４１と接
続され、ゲート４１はまた第ｉ番目のアレイにお
けるＣN+1列からの行パリテイビツトRPiを受取
る。したがつて行パリテイビツトRPiはもしそれ
がエラーであれば逆転され、またもしそれがエラ
ーでなければ逆転されない。次にこの結果はフリ
ツプフロツプ４２にストアされる。 フリツプフロツプ４２の出力は、アンドゲート
４３を通る。またゲート４３の出力は、もし読出
命令が実行中であれば、メモリアレイＡi内に再
び書込まれる。逆にもし外部の供給源からの新し
いデータワードがメモリ内に書込まれているとき
であれば、そのときはアンドゲート４４の出力は
アレイＡiに対する新しいパリテイビツトとな
る。 ゲート４４からのこのパリテイビツトは、フリ
ツプフロツプ３２における読出データビツトをフ
リツプフロツプ３４における新しいデータビツト
とゲート４５を通じて排他的にオアすることによ
つて形成される。次にゲート４５の出力は、フリ
ツプフロツプ４２における読出パリテイビツトと
排他的にオアされる。このメカニズムによつて、
もし読出データビツトDOiおよび書込まれるべき
新しいデータビツトDIiが互いに異なつておれ
ば、パリテイビツトRPiは逆転される。 ここで第４Ｂ図の論理を考える。この論理は、
アレイＡX+1のC1〜ＣN列に対するパリテイビツト
を訂正しかつ発生するようにオペレートする。読
出オペレーシヨンの間において、アレイＡX+1の
C1〜ＣN列のうちの１つから選択されるパリテイ
ビツトがCP1として示されている。このパリテイ
ビツトは、排他的オアゲート５０に送られる。 このビツトがエラーであるとき、チエツカ
RPCX+1およびチエツカCPC1は共に正しくないパ
リテイを検出する。この発生はアンドゲート５１
によつて検出される。 ゲート５１の出力は、パリテイビツトCP1と共
に排他的オアゲート５０に送られる。したがつて
アンドゲート５１の出力が真であるときはパリテ
イビツトCP1は逆転され、またアンドゲート５１
の出力が偽であるときはパリテイビツトCP1は逆
転されない。 フリツプフロツプ５２は、排他的オアゲート５
０の出力をラツチする。またこのフリツプフロツ
プの出力は、メモリが読出を実行しているときに
アレイＡX+1内に再ストアされるべきパリテイビ
ツトCP1としてアンドゲート５３を通つて送られ
る。その反対にメモリが書込を実行しているとき
には、全く新しくパリテイビツトがアレイA1〜
ＡXに対するすべてのフリツプフロツプ３４にお
けるデータワードから発生され、またそのパリテ
イビツトはアンドゲート５４を通つてアレイＡX+
１に送られる。 次に第４Ｃ図を考えると、同図はパリテイビツ
トCP2を発生する論理を示している。もしこのパ
リテイビツトがエラーでアレイＡX+1内にストア
されておれば、そのときはチエツカRPCX+1およ
びCPC2は共にエラーを検出する。この状態は、
アンドゲート６０によつて検出される。ゲート６
０の出力は排他的オアゲート６１に送られ、また
その排他的オアゲート６１はパリテイビツトCP2
をも受ける。したがつてパリテイビツトCP2は、
それがアレイＡX+1からエラーで読出されるかど
うかに依存して逆転されまたは逆転されない。 フリツプフロツプ６２は排他的オアゲート６１
の出力をストアし、またこのフリツプフロツプの
出力は読出の間にアンドゲート６３を通つて送ら
れて、アレイＡX+1に再びストアされる。これと
は逆に書込オペレーシヨンの間には、パリテイは
アレイA1〜ＡXに対するすべての排他的オアゲー
ト４６の出力から発生され、またその結果は新し
いパリテイビツトCP2としてアレイＡX+1内にス
トレージするためにアンドゲート６４を通つて送
られる。 上の説明から、データワードB1―ＢXにおける
エラーが比較的速やかに検出されかつ訂正され得
るということは明らかである。特にビツトＢiに
おけるエラーを検出しかつ訂正するためにかかる
時間は、並列にオペレートするチエツカRPC1，
CPC1での遅延時間と、論理ゲート３０，３１お
よびフリツプフロツプ３２での遅延時間との和で
ある。この時間は、たとえば第２Ａ図のエドワー
ズメカニズムのような多重データワードがメモリ
から読出されることが必要であるメガスニムを通
じてエラーを検出および訂正するのにかかる時間
よりも確実に非常に速いものである。 また上述の説明から、この発明におけるメモリ
オーバヘツドは比較的小さいということは明らか
である。このことは第５図においてさらに一層明
らかにされるが、第５図においては「Ｎ」（デー
タビツトを含んでいるアレイごとの列の数）の関
数としておよび「Ｘ」（ワードごとのデータビツ
トの数）の関数としてメモリオーバヘツドがプロ
ツトされている。 この発明に対するオーバヘツドは、数学的に （Ｎ＋１）（Ｍ）（Ｘ＋１）／（Ｎ）（Ｍ）（Ｘ） として表現され得る。この式において、分母はデ
ータビツトをストアするメモリセルの数と等し
く、また分子はデータビツトをストアするメモリ
セルの数とパリテイビツトをストアするメモリセ
ルの数との和と等しい。 特別な例として、65，536データビツトをスト
アしかつワードごとに８データビツトを持つメモ
リを考える。そのようなメモリに対して「Ｘ」は
８と等しく、また「Ｘ＋１」のアレイの各々は
128の列および64の行を持つ。言い換えればアレ
イごとの列の数「Ｎ」は128であり、したがつて
第５図からメモリオーバヘツドはわずか1.13であ
る。これに対してハミングタイプのエラー訂正メ
モリにおいて必要とされる対応するオーバヘツド
は、第１図から1.625である。 他の例として、65，536データビツトをストア
しかつワードごとに16ビツトを持つメモリを考え
る。そのようなメモリにおいてはＸ＋１つまり17
のアレイが存在し、かつ各アレイは64の行および
64の列を持つている。したがつてＮは64と等し
く、第６図からメモリオーバヘツドは1.09であ
る。これに対して、ハミングタイプのエラー訂正
メモリに対する対応するメモリオーバヘツドが
1.375であることを第１図が示している。 この発明の好ましい一実施例が、第３図および
第４図と関連して詳細に説明されてきた。しかし
さらに多くの変更および修正が、この発明の特徴
および精神から逸脱することなくこの実施例に対
してなされ得る。ここでこれらの修正のいくつか
を説明する。 １つの変形として、第３図および第４図におけ
るすべての回路が１つの半導体チツプ上にパツケ
ージされてもよい。この場合においては、メモリ
が実行するエラー検出およびエラー訂正オペレー
シヨンは、メモリのユーザに対して明白である。
言い換えれば、従来のアドレツシング信号，電源
信号，および読出／書込命令信号と共にデータ信
号DOおよびDIiのみが、メモリチツプに対して送
られかつメモリチツプから受取られる信号であ
る。 他の変形として、アレイA1〜ＡX+1内のメモリ
セルは、ダイナミツクRAM，またスタテイツク
RAM，または電気的プログラマブルリードオン
リメモリ，またはマスクプログラマブルリードオ
ンリメモリにおいて用いられるタイプのものであ
つてよい。この発明において重要なことは全体的
なメモリ機構であつて、個々のメモリセルの詳細
な構造ではない。 上の見地から、この発明は余分なデータセルを
持つメモリチツプに代わるものを提供するという
ことが理解されるべきである。そのようなメモリ
においては、データビツトをストアするための余
分なまたはスペアメモリセルはチツプ上に構成さ
れ、またこれらのスペアメモリセルは正規のメモ
リセルが欠陥があると発見されたときに選択的に
アドレスされる。この選択的アドレツシングは、
チツプの製造プロセスの間にレーザ光線または電
流パルスによつて特定のアドレスラインをカツテ
イングすることによつてインプリメントされる。
しかし第３図および第４図のエラー訂正メモリに
は、そのようなアドレス修正は全く必要でない。 また余分なメモリセルがマスクプログラマブル
リードオンリメモリにおいて用いられれば、デー
タセルアドレツシングがスペアメモリセルをアド
レスするために修正される必要があるばかりでな
く、さらにスペアメモリセルが消費者の個人化さ
れたまたときには占有のデータパターンに従つて
幾分プログラムされる必要がある。この後者の要
求は過去においては、すべてのデータセルが100
％冗長度でデユプリケートされることを必要とし
た。たとえば、Ｅ lectronics，1981年７月28
日，pp.117―119のJohn G.Pozaによる論文
「Redundancy，What To Do When the Bits Go
Out」を参照されたい。これに対して第５図に示
されたように、この発明におけるメモリオーバヘ
ツドは100％よりも実質的に少ない。 第３図および第４図の実施例に対するさらに他
の変形として、論理ゲートは訂正不可能なエラー
が発生したときを検出するようにされてもよい。
このために論理ゲート３０，４０，５１，および
６０の各々は、特別の入力を含むように拡張され
る。この特別の入力は、その真の状態がこれらの
ゲートによつて特定的にANDされている２つの
ものとは別のチエツカが全くエラーを検出しなか
つたということを示す信号を運ぶ。 たとえばゲート３０に対する特別の入力上の信
号は、列パリテイチエツカCPC2がエラーを検出
せず、かつ第ｉ番目の行パリテイチエツカを除く
すべての行パリテイチエツカが同様にエラーを検
出しなかつたときにのみ真である。同様に論理ゲ
ート５１に対する特別の入力は、列パリテイチエ
ツカCPC2がエラーを検出せずかつすべての行パ
リテイチエツカRPC1〜RPCXがエラーを検出しな
かつたときにのみ真である。 これらの修正された論理ゲート３０，４０，５
１および６０からの出力の各々は、次にORゲー
トによつて共に論理的にORされる。このORゲー
トはまた、エラーが全く検出されなかつたことを
示す他の信号を受ける。すなわちこの特別のOR
ゲート入力は、チエツカCPC1，CPC2，および
RPC1〜RPCX+1がエラーを全く検出しなかつたと
きに真である。 したがつてこの論理ORゲートからの出力は、
ビツトにエラーが全くないかまたは１ビツトのみ
がエラーであつたときはいつでも真である。した
がつてこのORゲートからの偽の出力は、訂正不
可能なエラーが発生したことを示す。この出力は
メモリのユーザによつてモニタされ、もしすべて
のメモリの回路が１つの半導体チツプ上にパツケ
ージされておれば、このORゲート出力はこのチ
ツプから送られてモニタされる。 ここで第６図に移つて、この発明のさらの他の
実施例を詳細に説明する。この実施例は第３図お
よび第４図のものと類似であるが、同一行上の隣
合つたメモリセルにおける２ビツトエラーを検出
しかつ訂正することができる。たとえばアルフア
粒子放射に影響されやすいダイナミツクRAMに
おいては、アルフア粒子がエラーを引起こすとき
にはそのエラーは１つのメモリセルまたは２つの
隣合つたメモリセルにおいて最も起こりやすいの
で、この能力は最も望ましいものである。 第６図の実施例に含まれているのは、再びA1
〜ＡX+1の記号の付けられたメモリセルの「Ｘ＋
１」のアレイである。またこれらのアレイの各々
におけるすべてのメモリセルは、（R1〜ＲMの記
号の付けられた）Ｍの行、および（C1〜ＣN+2の
記号の付けられた）Ｎ＋２の列に配列される。 データビツトは、アレイA1〜ＡXにおけるC1〜
ＣN列でのメモリセルにストアされる。またパリ
テイビツトは、残りのメモリセルにストアされ
る。したがつてアレイA1〜ＡXの各々はパリテイ
ビツトをストアするための２列のメモリセルＣN+
１およびＣN+2を含み、またアレイＡX+1はそのメ
モリセルのすべてにパリテイビツトをストアす
る。 奇数列におけるデータビツトに対するパリテイ
はＣN+1列にストアされ、偶数列におけるデータ
ビツトに対するパリテイはＣN+2列にストアされ
る。たとえばアレイA1におけるR1―ＣN+1でのメ
モリセルは、アレイA1のR1―C1，R1―C3，R1―
C5，…のデータビツトに対するパリテイをスト
アする。同様にアレイA1のR1―ＣN+2でのメモリ
セルは、アレイA1のR1―C2，R1―C4，R1―C6，
…のデータビツトに対するパリテイをストアす
る。 同様に複数のパリテイチエツカRPC1O，
RPC1E，…RPCX+1O，RPCX+1Eが、第６図の実
施例に含まれている。チエツカRPC1OはＣN+1列
におけるパリテイをアレイA1における選択され
た行上の奇数列からのデータビツトと照合し、ま
たチエツカRPC1EはＣN+2列におけるパリテイを
アレイA1における選択された行の偶数列におけ
るデータビツトと照合する。他のすべての行パリ
テイチエツカは、これらの各アレイと同様の方法
でオペレートする。 アレイＡX+1のR1〜ＲM行およびC1〜ＣN列にお
けるパリテイビツトは、アレイA1〜ＡXにおける
データワードB1〜ＢXから発生される。たとえば
アレイＡX+1の第１行第１列でのパリテイビツト
は、すべてのアレイA1〜ＡXの第１行第１列にお
けるデータワードから発生される。このパリテイ
ビツトは、チエツカCPC1によつて対応するデー
タビツトB1〜ＢXと照合される。 またアレイＡX+1において、第ＣN+1列にストア
されるパリテイビツトは、すべての他のアレイ
A1〜ＡXにおける第ＣN+1列のパリテイビツトか
ら発生される。たとえばアレイＡX+1の第１行第
ＣN+1列でのパリテイビツトは、すべてのアレイ
A1〜ＡXの第１行第ＣN+1列におけるパリテイビ
ツトから発生される。これらのパリテイビツト
は、奇数列でストアされたビツトを持つデータワ
ードがアレイA1〜ＡXから読出されるときに、パ
リテイチエツカCPC2Oによつて照合される。 同様にアレイＡX+1の第ＣN+2列にストアされる
パリテイビツトは、すべてのアレイA1〜ＡXの第
ＣN+2列にストアされたパリテイビツトから発生
される。これらのパリテイビツトは、偶数列でス
トアされたビツトを持つデータワードがアレイ
A1〜ＡXから読出されるときに、パリテイチエツ
カCPC2Eによつて照合される。 ここで第６図の実施例の或る１つの行上の２つ
の隣合つたデータビツトにおける２ビツトエラー
がいかにして検出されかつ訂正されるかについて
考察する。たとえばアレイA1の第１行第１列お
よび第１行第２列におけるデータビツトがエラー
であつたとする。そのときはすべてのアレイA1
〜ＡXの第１行第１列でのデータワードが読出さ
れるときに、チエツカCPC1およびRPC1Oが共に
エラーを検出する。 もちろん第６図の実施例はまた、第３図の実施
例と同様に、同一の列での２つの隣合つたデータ
ビツトにおけるエラーを検出しかつ訂正する。た
とえばアレイA1の第１行第１列および第２行第
１列におけるデータビツトがエラーであつたとす
る。そのときはすべてのアレイA1〜ＡXの第１行
第１列でのデータワードが読出されるときに、チ
エツカCPC1およびCPC1Oが共にエラーを検出す
る。またすべてのアレイA1〜ＡXの第２行第１列
でのデータワードが読出されるときに、チエツカ
CPC1およびRPC1Oが共に再びエラーを検出す
る。 ここで２つの隣合つたパリテイビツトにおいて
２ビツトエラーが発生したとする。より特定的
に、アレイA1の第２行第ＣN+1列および第２行第
ＣN+2列におけるパリテイビツトがエラーであつ
たとする。そのときはデータワードがアレイA1
〜ＡXから、第２行およびいずれかの奇数列から
読出されるとき、アレイA1の第２行第ＣN+1列に
おけるエラーパリテイビツトはチエツカRPC1O
およびCPC2Oによつて検出される。同様にデー
タワードがアレイA1〜ＡXにおける第２行および
いずれかの偶数列から読出されるとき、アレイ
A1の第２行第ＣN+2列でのエラーパリテイビツト
はチエツカRPC1EおよびCPC2Oによつて検出さ
れる。 最後に、アレイＡX+1のある行における２つの
隣接したワードパリテイビツトがエラーであると
する。たとえば、アレイＡX+1における第１行第
１および第２列におけるパリテイビツトがエラー
であるとする。そのときはすべてのアレイA1〜
ＡXの第１行第１列でのワードが読出されると
き、アレイＡX+1内の第１行第１列でのパリテイ
ビツトにおけるエラーがチエツカCPC1および
RPCX+1Oによつて検出される。同様にすべての
アレイA1〜ＡXの第１行第２列でのワードが読出
されるとき、アレイＡX+1の第１行第２列でのパ
リテイエラーがチエツカCPC1およびRPCX+1Eに
よつて検出される。 第６図と関連して上に説明されたすべてのエラ
ーは、第４Ａ図〜第４Ｃ図と関連して以前に説明
したエラーと同様に論理回路によつて訂正され
る。第４Ａ図において行パリテイチエツク信号
iは、ワードが奇数列または偶数列のいずれ
から読出されるかに依存して、iまたは
iによつてそれぞれ置換される。同様に第４
Ｂ図および第４Ｃ図において、ワードが奇数列ま
たは偶数列のいずれにて読出されるかに依存し
て、信号X+1はX+1またはX+1に
よ
つて置換される。また第４Ｃ図においては、ワー
ドが奇数列で読出されるかまたは偶数列で読出さ
れるかに依存して、信号2は信号2また
は信号2によつて置換される。 この発明のいくつかの好ましい実施例が詳細に
説明されてきた。そしてこの説明の観点におい
て、この発明の特徴および精神から逸脱すること
なく種々の修正がこれらの詳細に対してなされ得
るということは明らかである。 たとえば数個のメモリセルが、対応する行にお
けるデータビツトから計算されるいかなるエラー
訂正コードをもストアするために、アレイA1〜
ＡXにおける各行に追加されてもよい。次にチエ
ツカ回路は、これらのデータビツトのいかなるも
のがデータワードの一部として読出されるときに
もデータビツトの行におけるエラーを検出しかつ
訂正するために、アレイにおけるすべての列と接
続する。 さらに他の修正として、上述されたエラー検出
および訂正メカニズムは、部分的にのみメモリチ
ツプであるいかなる半導体チツプ内にも組入れら
れ得る。たとえば第３図および第４図のメモリ
は、プロセツサのマイクロコマンドをストアする
ためのコントロールメモリとしてマイクロプロセ
ツサチツプ内に組入れられ得る。 したがつて上述の説明に対してそのような多く
の修正が可能であるので、この発明は上述の説明
に限定されるものではなく添付の請求の範囲によ
つて規定されるということが理解されるべきであ
る。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/310,461 US4453251A (en) | 1981-10-13 | 1981-10-13 | Error-correcting memory with low storage overhead and fast correction mechanism |
| US310461DEEFR | 1981-10-13 | ||
| PCT/US1982/001432 WO1983001523A1 (en) | 1981-10-13 | 1982-10-01 | Error-correcting memory with low storage overhead and fast correction mechanism |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58501791A JPS58501791A (ja) | 1983-10-20 |
| JPS6255180B2 true JPS6255180B2 (ja) | 1987-11-18 |
Family
ID=23202616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57503364A Granted JPS58501791A (ja) | 1981-10-13 | 1982-10-01 | 低いストレ−ジオ−バヘッドおよび速い訂正を持つエラ−訂正メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4453251A (ja) |
| EP (1) | EP0077204B1 (ja) |
| JP (1) | JPS58501791A (ja) |
| DE (1) | DE3279483D1 (ja) |
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-
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- 1982-10-01 WO PCT/US1982/001432 patent/WO1983001523A1/en not_active Ceased
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- 1982-10-11 EP EP82305386A patent/EP0077204B1/en not_active Expired
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