JPS6122333B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はチヤネルを介するデイジタル計算機の
入出力動作に関し、更に具体的に言えば、プログ
ラム式Ｉ／Ｏ制御装置に関連したマルチ・サブチ
ヤネル・アダプタを用いる入出力動作の制御に関
するものである。

計算機システムの複雑さが増すにつれて、入出
力動作を制御する態様も増々複雑になつている。
特に装置の複雑さを抑制しながら入出力スループ
ツトを向上させることが望まれる状況において、
その様なことが認められる。典型的な先行技術は
中央演算処理装置（CPU）及びＩ／Ｏ制御装置
に接続されるハードウエア・チヤネルを用いてい
る。設備を効果的に使用するために、選択された
Ｉ／Ｏ装置の状態に関する情報をCPUに与える
機構が必要となつている。CPUはこの情報に基
いてＩ／Ｏ装置を効果的に作動することができ
る。初期においては、チヤネル機構はハードウエ
ア論理回路だけから成る型の制御装置に関連して
使用されている。この型の制御装置の長所は動作
が比較的速いということである。短所は、Ｉ／Ｏ
装置の種類に応じて異なった構成をとること、即
ち異なつたＩ／Ｏ装置毎に異なつた制御装置を使
用しなければならないということである。もう１
つの短所は、制御装置におけるハードウエアの使
用が大まかなこと、即ち、関連するＩ／Ｏ装置が
動作していないときには、制御装置のハードウエ
アもほとんど使用されないということである。こ
れらの短所は別にして、ハードウエア型の制御装
置は十分効果的に動作する。通常、制御装置は、
接続されているＩ／Ｏ装置の状態を示すステータ
ス・レジスタを含む。もし複数のＩ／Ｏ装置が制
御装置に接続されているならば、複数のステータ
ス・レジスタが設けられる。任意のＩ／Ｏ装置の
状態を知るには、単に対応するステータス・レジ
スタの内容を読取るだけでよく、比較的迅速に行
われる。この型の制御装置に関する難解な問題
は、ステータス・レジスタの内容の変更中にチヤ
ネルがそれを読取ることがないようにするため
に、或る種のインターロツクを設ける必要がある
ということである。それにも拘らず、ハードウエ
ア型の制御装置は速度の制限のために有効なチヤ
ネル使用を損じることはない。

Ｉ／Ｏ装置の種類に応じて異なつた構成をとる
必要をなくし且つ全体的なハードウエアを減じる
ために、プログラム式制御装置が開発されてい
る。プログラム式制御装置は種々の点で魅力的で
ある。即ち、異なつたプログラム・ルーチンを用
いることによつて１つのプログラム式制御装置を
異なつた様式に設定することが可能であるから、
Ｉ／Ｏ装置の種類に応じて異なつた制御装置を設
けることは必要でない。更に、ソフトウエア（又
はフアームウエア）によつて異なつた様式に設定
するいわゆる個別化が行われるので、プログラム
の種々の部分の制御により、特定のハードウエア
（例えばレジスタ）に時分割的に異なつた機能を
持たせる様にすることが可能であるから、全体的
なハードウエアの量及び複雑さを減じることがで
きる。但し、この様な長所が得られる反面、チヤ
ネルの効率を低下させるという別の問題が生じ
る。即ち、プログラム式制御装置はチヤネル指令
に対する応答がハードウエア式制御装置に比べて
かなり遅いのである。全体的なハードウエアの削
減も複数のＩ／Ｏ動作の並行処理を抑制するの
で、速度の低下をもたらし、ひいてはチヤネルの
効率を低下させる。

先行技術によつて十分に解決されていない問題
は入出力テスト（TIO）指令の取扱いに関連して
いる。TIO指令はそれに付随するアドレスによつ
て指定する特定のＩ／Ｏ装置のステータス情報を
要求するものである。この指令はCPU又はチヤ
ネルによつて生成される。ハードウエア式制御装
置は、この指令を受け取る場合、付随するアドレ
スによつて指定されたレジスタの内容を読取ずだ
けでよいので、迅速に応答できる。一方、従来の
プログラム式制御装置のうちには、この指令を処
理する機能を持たないものがある。その様な制御
装置はTIO指令を受け取ると、単に使用中（ビジ
イ）を示すだけであり、それ以上の動作を行うこ
とはない。もちろん、この様な応答は不適当であ
る。

限られた範囲内ではあるが、TIO指令に応答で
きる様に構成されたプログラム式制御装置も存在
する。この種のプログラム式制御装置も最初は
TIO指令に応答して使用中信号を出すが、１以上
の同じ指令を受け取つた後、要求されたステータ
スを捜す試みをし、もしチヤネルが他の指令を出
さなければ、最終的にステータスを送ることがで
きる。更に具体的に言えば、プログラム式制御装
置は１以上のTIO指令を受け取ると、要求された
ステータス情報を捜し出して、それのコピーを選
択されたレジスタに記憶する。その後、同じ入出
力テスト指令が与えられるとき、制御装置はレジ
スタの内容をチヤネルへ送る。この様にして一応
TIO指令に対処できるけれど、プログラム式制御
装置の動作は制限されることになる。即ち、レジ
スタにステータス情報が存在することにより、プ
ログラム式制御装置はチヤネルに関する他のタス
クを実行することを禁止される。もしその後TIO
指令が与えられなければ、ステータス情報は払わ
れずにレジスタに残るので、この状態を解消する
何らかの手段がなければ、システム全体の活動が
停止することになる。この問題を解決するために
制御装置にタイムアウト機能を設けることが考え
られている。それはタイムアウト時間内にチヤネ
ルからTIO指令が与えられなければ、レジスタ内
のステータス情報を払つてしまうことを意図した
ものである。

タイムアウト機能を有する従来の典型的なプロ
グラム式制御装置は３つのTIO指令を受け取るこ
とに応じて入出力テスト・シーケンスを開始し、
要求されたステータス情報が得られるときタイマ
ーを始動させ、タイムアウト時間が経過すれば、
ステータス情報を払う様に動作する。プログラム
式制御装置においてこの様にTIO指令を処理する
プログラム・サポートは比較的範囲が広く、一旦
入出力テスト・シーケンスを開始すれば、他のデ
ータやステータス情報の転送を禁止する。シーケ
ンスの開始のためにTIO指令を複数個受け取るこ
とを必要としているため、チヤネルの効率が低下
する。このプログラム式制御装置はスタツクト・
ステータス若しくは非同期ステータス要求に対処
できず、又、多大なプログラム及びＩ／Ｏオーバ
ーヘツドを必要とする。

従つて本発明の目的はチヤネルを用いるＩ／Ｏ
動作の改善のための方法を提供することである。

本発明の具体的な目的は、特にプログラム式制
御装置においてTIO指令を処理するのに適した方
法を提供することである。

本発明の更に具体的な目的はTIO指令の処理に
関して、ハードウエアの数及び複雑さについての
影響が少なく且つプログラム及びＩ／Ｏオーバー
ヘツドを軽減する新規な方法を提供することであ
る。

本発明の方法は、複数のサブチヤネルのうちの
任意のものに関するステータス情報を要求する要
求信号を要求装置から受け取るとき、要求された
ステータス情報が即座に利用可能でないことを示
す信号を要求装置へ送り、要求されたステータス
情報を単一のレジスタにロードし、その後の要求
信号に応じてレジスタ内のステータス情報を上記
要求装置へ転送することを特徴としている。

後で詳しく説明する実施例に則して述べると、
プログラム式制御装置に関連していて本発明を実
施するチヤネル・アダプタには、関連する全ての
サブチヤネル、若しくはＩ／Ｏ装置についてのア
ドレス及びステータス情報を記憶するために用い
られる付加的なレジスタが設けられている。アダ
プタはTIO指令に応じて最初はアダプタ使用中応
答を生じるが、要求されたステータス情報を得る
ために制御装置に割込みをかける。割込み要求が
完了するとき、アドレス及びステータス情報がレ
ジスタにロードされ、制御のための論理手段によ
つてステータス利用可能状態が示される。特定の
サブチヤネルに関して次のTIO指令が出されると
き、レジスタ内のステータス情報がチヤネルへ送
られ、レジスタは払われ、論理手段はリセツトさ
れる。

この様なハードウエア構成について更に考察す
ると、アダプタは、チヤネルとＩ／Ｏ装置との間
で転送されるデータのためのレジスタの外に、
TIO指令に関連してステータス情報及びアドレス
を記憶するのに十分な容量を有する特定のレジス
タを含んでいるのである。アダプタは最初のTIO
指令に応じて短い使用中応答を生じると共に、要
求されたステータス情報を取り出すために制御装
置に割込み要求を出す。制御装置はこの割込み要
求に応じて、所望のステータス情報及び関連する
アドレスを特定のレジスタにロードする。アダプ
タ内の制御論理手段がこれを認識して、同じアド
レスに関連した次のTIO指令に対処するための状
態にアダプタをセツトする。そのTIO指令が与え
られると、それに付随するアドレスとレジスタ内
のアドレスとの比較が行われ、一致すればレジス
タ内のステータス情報がチヤネルへ送られる。

制御装置の方からチヤネルへのステータス情報
の転送を開始する場合にも同様な動作が行われ
る。チヤネルがステータス情報を受け付けないと
きには、いわゆるスタツクト・ステータス状態に
なる。ステータス情報及び関連するアドレスはレ
ジスタにロードされる。その後、チヤネルから
TIO指令が与えられるとき、前述の場合と同様な
動作が行われる。即ち、アダプタはステータス利
用可能状態においてTIO指令を受け取ることに応
じて、アドレスの比較を行い、比較一致が認めら
れるとき、ステータス情報をチヤネルへ送る。

従来の制御装置においては、この様にＩ／Ｏ装
置側から開始される非同期ステータス転送動作を
行うことはできなかつたが、本発明に従つたアダ
プタを用いれば、この動作も可能である。

先ず本発明の実施例の説明に先立つて、本発明
が実施されるシステム全体の構成を示す第１図を
参照する。ホストとしてのCPU１０にはチヤネ
ル１１が付随している。チヤネル１１は母線１２
（双方向データ伝送可能）及びアダプタ１５を介
してプログラム式制御装置１４に接続されてい
る。各制御装置１４は複数の（例えば最高255台
の）Ｉ／Ｏ装置に接続されており、各Ｉ／Ｏ装置
に関するステータス情報を記憶する手段を有す
る。これから説明のために、複数のＩ／Ｏ装置の
各々は論理的にサブチヤネルとして定義される。
従つて、サブチヤネルとＩ／Ｏ装置とは１対１の
関係を有する。CPU、チヤネル、制御装置、
Ｉ／Ｏ装置を含むこの様なシステムについての更
に詳しい事柄は、例えば米国特許第368054号及び
第3725864号、英国特許第1137812号等に示されて
いる。

母線１２と制御装置１４との間のインターフェ
イスとして設けられているアダプタ１５が本発明
の対象であり、改良された態様でCPU１０と制
御装置１４との間におけるステータス（ステータ
ス情報）の転送を制御する様になつている。

本発明によるアダプタ１５の具体的な構成は第
２図に示されている。この図におけるチヤネル入
力母線１２Ａ及びチヤネル出力母線１２Ｂは第１
図の母線１２に相当するものである。なお、これ
らの母線の名称は、CPU及びチヤネル側からみ
た信号の流れに基いて付けられている。

チヤネル出力母線１２Ｂはゲート回路２０に接
続されている。又、このチヤネル出力母線に関連
して、チヤネル出力／バツフア・ゲート信号が与
えられる線もゲート回路２０に接続されている。
ゲート回路２０は出力信号をインターフエイス・
バツフア２１に与える。インターフエイス・バツ
フア２１は出力信号をアンド・ゲート２２及び２
３に与える。アンド・ゲート２２は更にバツフ
ア／Ａゲート信号を受け取り、アンド・ゲート２
３は更にバツフア／チヤネル入力ゲート信号を受
け取る。アンド・ゲート２３の出力はチヤネル入
力母線１２Ａに接続されており、アンド・ゲート
２２の出力は内部のＡ母線１９（双方向性）に接
続されている。Ａ母線はＡ／バツフア・ゲート信
号を伝える線と共にゲート回路２０の入力に接続
されている。この様な構成により、チヤネルから
チヤネル出力母線１２Ｂを介して送られてくる情
報はインターフエイス・バツフア２１及びアン
ド・ゲート２２を介してＡ母線１９へ転送され、
逆にＡ母線１９における情報はゲート回路２０、
インターフエイス・バツフア２１及びアンド・ゲ
ート２３を介してチヤネル入力母線１２Ａへ転送
される。情報の流れは適当なゲート信号の有無に
応じて定められる。

Ａ母線１９は更にアンド・ゲート２４の入力及
び比較器２９の入力にも接続されている。アン
ド・ゲート２４はＡ／Ｂゲート信号に応じてＡ母
線１９をＢ母線１８（双方向性）に接続する機能
を有する。Ｂ母線１８は比較器２９の入力、アン
ド・ゲート２５の入力、及びローカルメモリ１７
の入力に接続されている。アンド・ゲート２５は
Ｂ／Ａゲート信号に応じてＢ母線１８をＡ母線１
９に接続する機能を有する。Ｂ母線１８は制御装
置１４（第１図）にも接続されている。

ローカル・メモリ１７は例えばチヤネルとＩ／
Ｏ装置との間のデータ転送のために用いられる複
数のレジスタから成る。

従来のアダプタにおいても用いられている様な
レジスタＲ１Ａ及びＲ１Ｂ等のレジスタに加え
て、本発明に従つて特定の目的のために用いられ
るレジスタRNA及びRNBが含まれている。レジ
スタＲ１Ａ及びＲ１Ｂは或る装置に関するESC
（エミユレータ・サブチヤネル）アドレス及びス
テータスを記憶する。レジスタRNA及びRNBは
入出力テスト（TIO）指令に応答するためのESC
レジスタ及びステータス、即ちESC−TIOアドレ
ス及びESC−TIOステータスを記憶するように指
定されている。レジスタRNA及びRNBは当該ア
ダプタに関連した制御装置に接続されている全て
の装置のために用いられる。ローカル・メモリ１
７に含まれているレジスタに対する情報の書込み
はＢ母線１８から行われる。情報を受け入れるべ
きレジスタは母線１８を介して与えられるアドレ
ス信号によつて指定される。ローカル・メモリ１
７の出力はアンド・ゲート２６の入力に接続され
ている。アンド・ゲート２６はメモリ／Ｂゲート
信号に応じてローカル・メモリ１７からの情報を
Ｂ母線１８へ伝える。後で述べる様に、TIO指令
に応答するためのアドレス及びステータス・ワー
ドの記憶に用いられるレジスタ、即ちRNA及び
RNBは、後で詳しく述べる様に16進表示で6Bの
コマンドに関連してロードされる。

アダプタ１５は選択された信号若しくは信号の
組合せに基いてクロツク及び種々の制御信号を生
じるデコーダを含む。

更に、アダプタ１５は第３図乃至第５図に示さ
れている制御装置を含む。先ず第３図を参照する
と、２つのラツチ３０及び３５が設けられてい
る。ラツチ３０はアドレス一致ラツチと呼ばれ、
ラツチ３５はステータス利用可能ラツチと呼ばれ
る。ラツチ３５から生じるステータス利用可能信
号は、後続のTIO指令に応答して第４図及び第５
図の回路において用いられる。ラツチ３０は比較
器２９（第２図）が比較一致を示すときセツトさ
れる。ラツチ３０の出力信号はアンド・ゲート４
７に与えられると共に、他の回路にも与えられ
て、後で述べるように適当な時点においてローカ
ル・メモリ１７の特定のレジスタの内容をＢ母線
１８、Ａ母線１９及びインターフエイス・バツフ
ア２１を介してチヤネル入力母線１２Ａへゲート
するためのゲート信号を生じるために用いられ
る。

第３図の回路において用いられる種々の信号に
ついては、動作説明と共に逐次説明する。なお、
これらの信号はチヤネル出力母線１２Ｂにおける
特定の信号若しくは信号シーケンスに応じてアダ
プタ内で生成されるものである。

ラツチ３５はアンド・ゲート４１の出力信号及
びレジスタRNA，RNBに情報をロードするため
の指令（6B指令）のいずれかに応じてセツトさ
れる。

通常の動作中、CPU１０と任意の制御装置１
４及び関連するアダプタ１５との間の通信は特定
のシーケンスに従つて行われる。そのシーケンス
はCPU１０がチヤネル１１を介してチヤネル出
力母線１２ＢへESCアドレスを送り出すことに
よつて開始される。各アダプタ１５は、この
ESCアドレスが、関連する制御装置１４に接続
されている複数の装置のうちのいずれかに関する
ものであるか否かを調べる。該当する装置に関連
しているアダプタは、ESCアドレスを受信して
承認したことを示す承認信号をCPU１０に返送
する。CPU１０は承認信号に応じてチヤネル出
力母線１２Ｂへ指令を送り出す。この指令は、前
に承認信号を送つたアダプタ１５に受け入れられ
る。この段階において、インターフエイス・バツ
フア２１はESCアドレス及び指令を含む。一般
に、アダプタ１５は指令を適切に受信したことを
示すイニシヤル・ステータスをCPU１０へ送
る。なお、多くの場合、指令に対する実質的な応
答は制御装置によつて行われるので、アダプタ１
５はESCアドレス及び指令をＡ母線１９及びＢ
母線１８を介して制御装置１４へ転送すればよ
い。しかしながら、TIO指令の取り扱いは他の指
令とは異なつている。即ち、アダプタ１５がTIO
指令を解読するようになつている。最初、ラツチ
３５がリセツトされている状態においてTIO指令
がアダプタ１５に与えられるときの動作について
考えると、先ずアダプタ１５は一時的に使用中
（ヒジイ）状態にあることをCPU１０に知らせる
ための初期ステータス情報をチヤネル入力母線１
２Ａへ送り出す。同時に、アダプタ１５は制御装
置１４に対して割込みをかける。制御装置１４は
指令及びESCアドレスを認識して所望のステー
タスを取り出す。制御装置１４においてステータ
スを取り出す動作はランダム・アクセス・メモリ
内の或る番地を選択的に指定して、そこからワー
ドを取り出すことを含む。この様なアクセス動作
は単に所定のレジスタの内容を読み出す動作に比
してかなりの時間を必要とするので、この時間中
にチヤネル１１の動作を停止させておくことは好
ましくないといえる。その為に、前述の様に先ず
使用中状態にあることを示す初期ステータス情報
を送つてCPU１０及びチヤネル１１が他の動作
を行うことを可能ならしめているのである。制御
装置１４は所望のステータスを取り出すと、それ
をESC−TIOステータスとしてアダプタ１５のロ
ーカル・メモリ１７内のレジスタRNBにロード
し且つ関連するESCアドレスをESC−TIOアドレ
スとしてレジスタRNAにロードする。これは適
当なゲート信号、即ち6B信号の制御の下に行わ
れる。6B信号は前述の様にラツチ３５（第３
図）をセツトする。ここで注意すべきことは、制
御装置１４における割込み処理中にCPU１０若
しくはチヤネル１１が同じESCアドレスを有す
るTIO指令を繰り返し生じうるということであ
る。この場合、アダプタ１５はラツチ３５がセツ
トされるまで、TIO指令を受け取る毎に使用中状
態を示す。ラツチ３５がセツトされた後、もし
CPU１０がTIOループにおいて動作しているな
らば、ESCステータスはESC−TIOステータス転
送シーケンスに従つてCPU１０へ送られる。こ
れに対して、もしCPU１０がTIOループにおい
て動作していなければ、保留されている全てのス
テータスが通常のステータス転送シーケンスに従
つてCPU１０へ転送される。即ち、制御装置は
レジスタＲ１Ａのステータスを送り出す。前述の
様に制御装置はESCアドレス及びステータスを
アダプタ１５のローカル・メモリ１７にロードす
ることによつて割込み処理を完了し、割込みを解
除する。この段階において、制御装置１４はTIO
指令が与えられる前と同じ状態になるが、アダプ
タ１５はローカル・メモリ１７のレジスタRNA
及びRNBにESC−TIOアドレス及びESC−TIOス
テータスを含み、且つラツチ３５がセツトされた
状態になる。関連するアダプタ１５にこれらのレ
ジスタRNA及びRNBを設けたことにより、制御
装置１４は、記憶したアドレス及びステータスを
損なうことなく他の装置（異なつたESCアドレ
スによつて指定される）に関してデータ転送を行
うことができる。

結局、アダプタ１５はTIO指令に応じて関連す
る装置についての特定のステータスを送ることの
できる状態になつている。その後の動作は次の如
くである。

ラツチ３５がセツトされた後、入出力開始
（SIO）シーケンスはチヤネル出力母線１２Ｂに
アドレスを生じることから始まる。前述の様に、
アドレスはインターフエイス・バツフア２１へゲ
ートされる。ラツチ３５がセツトされているの
で、SIOシーケンスに応じて、ローカル・メモリ
１７のレジスタRNA内のアドレスが読出されて
アンド・ゲート２６を介して比較器２９へ送られ
る。同時に、インターフエイス・バツフア２１内
のアドレスもアンド・ゲート２２を介して比較器
２９へ送られる。２つのアドレスが一致するなら
ば、比較器２９はESC−TIOアドレス一致パルス
を生じる。このパルスによつてラツチ３０（第３
図）がセツトされる。

次にCPU１０は指令をチヤネル出力母線１２
Ｂに送り出す。指令は、前に送られたアドレスを
認識したアダプタ１５のインターフエイス・バツ
フア２１に受け入れられる。この指令がTIO指令
であり、アダプタがこれを認識すると、前にセツ
トされたラツチ３０の出力信号等に応じて生ずる
ゲート信号の制御の下に、ローカル・メモリ１７
のレジスタRNB内のステータスが読出されてア
ンド・ゲート２６，２５，及びゲート回路２０を
介してインターフエイス・バツフア２１へ転送さ
れる。このステータスはアンド・ゲート２３を介
してチヤネル入力母線１２Ａへ送り出される。

この様にしてステータスがCPU１０へ送られ
るとき、アンド・ゲート４０の働きによつてラツ
チ３０がリセツトされる。ステータスがCPU１
０によつて受け取られるならば、アダプタ１５は
制御装置１４に対して新たな割込み要求を出す。
TIO指令に応じてステータスが払われたことを示
すために、アンド・ゲート４９から生じる信号が
ステータス・クリア・ラツチ（図示せず）をセツ
トする。一方、ラツチ３５はアンド・ゲート４４
の出力信号によつてリセツトされる。この点につ
いて更に詳しく言えば、最初ラツチ３０がセツト
されていてTIO指令が認識されるとき、反転器４
８がゲート４４及び４９を部分的に付勢してい
る。CPU１０がステータスを受け取るとき、ア
ンド・ゲート４４に更にステータス・イン及びサ
ービス・アウト信号が与えられるので、その後ク
ロツク３信号が生じるとき、アンド・ゲート４４
から出力信号が生じてラツチ３５をリセツトす
る。このリセツト動作が行われる前のクロツク２
信号の発生時には、アンド・ゲート４９から出力
信号が生じてステータス・クリア・ラツチをセツ
トし、制御装置に対するその後の割込みを可能な
らしめる。

TIO指令に応じてレジスタRNA及びRNBを使
用する前述の動作態様は、最初のTIO指令に応じ
て使用中応答を生じ、その後のTIO指令に応じて
ステータス応答を生じるようになつている。但
し、これだけに限られるわけではなく、次に述べ
る様に単一のTIO指令に応じて動作することも可
能である。

或る状況においては、制御装置１４自体がステ
ータスをCPU１０へ転送する試みを開始するこ
ともある。例えば、読取り動作や書出し動作の終
了時に行われる。このステータス転送が成功する
ならば、第３図の論理構成は全く動作しない。し
かしながら、CPU１０は制御装置１４からのス
テータス転送を受けつけないで、スタツク・ステ
ータス・シーケンスを生じる状態になることもあ
る。このシーケンスによつてラツチ３５がセツト
されうる。注意すべきことは、従来のアダプタで
はスタツクト・ステータスを処理できないという
ことである。

更に詳しく述べると、制御装置１４はステータ
ス転送シーケンスを開始するとき、チヤネル入力
母線１２Ａ内のリクエスト・イン線を付勢する。
これに応じてCPU１０はセレクト・アウト線及
びホールド・アウト線を付勢してインターフエイ
スのポーリングを行う。セレクト・アウト線の信
号を受け取ると、アダプタ１５はCPU１０に対
して論理的に接続され、関連するアドレスをロー
カル・メモリ１７から取り出し、アンド・ゲート
２６及び２５とゲート回路２０を介してインター
フエイス・バツフア２１にロードする。このアド
レスは更にここからアンド・ゲート２３を介して
チヤネル入力母線１２Ａへ送り出される。同時
に、同じアドレスがアンド・ゲート２４を介して
レジスタRNAへ送られる。この動作に続いて、
関連するステータスがローカル・メモリ１７から
取り出されて、アドレスと同様にゲート及びイン
ターフエイス・バツフアを介してチヤネル入力母
線へ送り出される。もしCPU１０がステータス
を受けつけなければ、スタツク・ステータス・シ
ーケンスが実行され、ラツチ３５がセツトされ
る。同時に、ステータスはアンド・ゲート２２及
び２４を介してレジスタRNBへ送られる。

ラツチ３５がセツトされているので、その後、
特定のESC−TIOアドレスを伴つたTIO指令が生
じるとき、前述のようにステータスがチヤネル入
力母線１２Ａを介してCPU１０へ転送される。

第４図はラツチ３５がセツトされている状態に
おいてSIO指令が与えられるときにローカル・メ
モリ１７のレジスタRNA内のESC−TIOアドレ
スを比較器２９へ転送するために用いられるアダ
プタ１５内の論理回路を概略的に示している。ア
ンド・ゲート１０１の入力信号は、タイミング信
号、SIO信号、ステータス利用可能信号（ラツチ
３５の出力信号）、及び指令又はサービス・アウ
ト信号である。これらの入力信号が存在すると
き、アンド・ゲート１０１はTIOアドレス読取り
信号を生じる。この信号はオア・ゲート１０２を
介してエンコーダ１０３に与えられる。エンコー
ダ１０３はESC−TIOステータス・ゲート信号や
種々のローカル・メモリ制御信号も受け取るよう
になつている。ESC−TIOステータス・ゲート信
号の働きについては後で述べる。TIOアドレス読
取り信号に応じてエンコーダ１０３から生じる出
力信号は、レジスタRNAのアドレスをローカ
ル・メモリ・アドレス・レジスタ（LMAR）１
０５にロードする様にアドレス装置を制御する。
このアドレスは母線１０６を介してローカル・メ
モリ１７のレジスタRNAを指定して、その内容
の読出しを可能ならしめる。レジスタRNAから
読出されるアドレスはアンド・ゲート２６を介し
て比較器２９の一方の入力へ送られる。前述のよ
うに、比較器２９の他方の入力には、特定のアド
レスがインターフエイス・バツフア２１からアン
ド・ゲート２２及びＡ母線１９を介して与えられ
る。２つのアドレスが等しければ、比較器２９は
アドレス一致ラツチ３０（第３図）をセツトする
出力信号を生じる。ラツチ３０から生じるアドレ
ス一致信号は第５図の回路においても用いられ
る。

第５図はローカル・メモリ１７からステータス
を読出してチヤネル入力母線１２Ａへ送り出すた
めのアダプタ１５の構成の一部を示している。ア
ンド・ゲート１０７は、タイミング信号、アドレ
ス一致信号、ステータス利用可能信号、SIO、及
び指令アウト及びアドレス・イン信号に応じて出
力信号を生じる。この信号はオア・ゲート１０８
を介してESC−TIOステータス・ゲート信号とし
てエンコーダ１０３に与えられる。これに応じて
エンコーダ１０３が出力信号を変えることによ
り、アドレス装置１０４はレジスタRNBのアド
レスをLMAR１０５にロードする。従つてレジ
スタRNB内のステータスがアンド・ゲート２６
及び２５とゲート回路２０を介してインターフエ
イス・バツフア２１へ送られ、更にそこからチヤ
ネル入力母線１２Ａを介してCPU１０へ転送さ
れる。

【図面の簡単な説明】

第１図は本発明を実施するシステムの全体的な
構成を示す図、第２図は本発明に従つたアダプタ
の構成を示す図、第３図，第４図及び第５図はア
ダプタ内の種々の論理回路を示す図である。 １０……CPU、１１……チヤネル、１４……
制御装置、１５……アダプタ、１７……ローカ
ル・メモリ、RNA及びRNB……レジスタ、２９
……比較器、３０……アドレス一致ラツチ、３５
……ステータス利用可能ラツチ。

Claims (1)

【特許請求の範囲】
1. １ 複数の入出力装置のそれぞれに関するステー
   タス情報を記憶している記憶手段を有する制御装
   置とチヤネルとの間でステータス情報の転送を制
   御する方法であつて、任意のステータス情報を保
   持するためのレジスタを有するアダプタを上記チ
   ヤネルと制御装置との間に設け、上記複数の入出
   力装置のうちの任意のものに関するステータス情
   報を要求する要求信号が上記チヤネルから上記ア
   ダプタへ送られることに応じて、要求されたステ
   ータス情報が即座に利用可能でないことを示す信
   号を上記アダプタから上記チヤネルへ送り、要求
   されたステータス情報を上記制御装置の記憶手段
   から取り出して上記レジスタにロードし、その後
   上記要求信号と同じ要求信号が上記チヤネルから
   送られることに応じて、上記レジスタ内のステー
   タス情報を上記チヤネルへ転送することを特徴と
   するステータス情報転送方法。