JPH0261746A - Ｄｍａ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［Ｎ要］ 物理的に異なる空間に存在するメモリ間でデータ転送を
行なうＤＭＡ制御方式に関し、短いデータ長であっても
効率良くデータ転送できることを目的とし、 第１空間に存在するメモリと第２空間に存在するメモリ
との中間に位置するデータバッファを設け、第１空間を
所有する制御部によりデータバッファを直接アクセス可
能にすると共に第２空間メモリとの間でデータ転送を行
なうＤＭＡ制御部のスティタスサイクルを監視可能とし
、第１空間内のデータ転送を行なうＤＭＡ制御部を使用
することなく第２空間用のＤＭＡ制御部のみの使用によ
りデータバッファを経由して第１空間メモリと第２空間
メモリ間で直接データ転送するように構成する。

［産業上の利用分野］ 本発明は、物理的に異なる空間に存在するメモリ間でＤ
ＭＡデータ転送を行なうＤ　Ｍ　Ａ　Ｉ１１御方一方 近年、回線又はＩ１０群等の高速化及び大容量化に伴い
、各種アダプタとシステムメモリ間でのデータ転送手段
であるＤＭＡ転送ｔ、ＩＪ御（特にＭｅｍｏｒｙ　ｔｏ
　　Ｍｅｍｏｒｙ　）も高速化、大容量化の傾向におる
。

このためＤＭＡ制御方式についても高速化、大容量転送
を実現するため、アドレス幅及びデータ幅の拡張、ブロ
ック転送の採用等が行なわれ、更にハード的にはＬＳＩ
の採用による低コスト化が図られており、回路構成及び
制御方法を複雑化している。

このようなりＭＡ転送制御方式の高速大容量化は、大容
量（レングス量大）のデータ転送には効果を発揮する一
方、小言］のデータ転送に対しては逆効果となる場合が
多く、小容量のデータ転送についても効率の良い転送制
御が望まれる。

［従来の技術］ 第４図は従来のＤＭＡ制御方式を示した構成図である。

第４図はホスト側のメインメモリ（ＭＭ）１４とアダプ
タ１００側のローカルメモリ（ＬＭ）１０との間のＤＭ
Ａ転送制御を示したもので、アダプタ１００内には、同
一空間に存在する複数のローカルメモリ１０間でデータ
転送を行なうためのローカルバスＤＭＡ制御部（Ｌ−Ｂ
ｕｓ−ＤＭＡ制御部）１２、アダプタ１００に対し共通
バスを介して接続されたメインメモリ１４との間でデー
タ転送を行なう共通バスＤＭＡ制御部（Ｃ−ＢＵＳ−Ｄ
ＭＡ制御部）１６、ローカルメモリ１０とメインメモリ
１４の中間に存在するデータバッファ１８、更にアダプ
タ空間の制御を所有する主制御部（ＭＰｔＪ）２０が設
けられる。

このような従来のＤＭＡ制御方式によるデータ転送制御
を、まずメインメモリ１４からローカルメモリ１０にデ
ータを転送するＤＭＡリード制御について説明すると次
のようになる。

（１”）ＤＭＡリード（ＭＭｌ　４　　ｔｏ　　ＬＭｌ
　０）［ステップ１］ 主制御部２０はデータバッファをローカルメモリ１０内
に確保する。但し、ＤＭＡ転送モードが１６バイトバウ
ンダリ（ブロック転送）等の制限がある場合には、１６
の倍数分の領域を確保する。

［ステップ２］ ローカルバスＤＭＡ制御部１２を初期設定する。

・アドレス空間を示す全てのレジスタにローカルメモリ
１０内に確保したデータバッファの先頭アドレスを設定
； ・転送レングスの設定（このレジスタは共通バスＤＭＡ
制御部１６側に存在しても良い〉：・ライト、リード、
データ幅、サイクルタイプ等の転送モードの設定； ［ステップ３］ 共通バスＤＭＡ制御部１６を設定する。

・アドレス空間を示す全てのレジスタにメインメモリ１
４内に確保したデータバッファの先頭アドレスの設定； ・リード、ライト、データ幅、サイクルタイプ等の転送
モードの設定： ［ステップ４］ ＤＭＡ転送制御を起動する。

・ハードウェアで定められたモード及び方向に従い指定
レングス分のデータを転送： ・起動ビットは共通バスＤＭＡ制御部１６及びローカル
バスＤＭＡ制御部１２の両方又はいずれが一方に存在し
ても良い： ［ステップ５コ 完了通知を発行する（割込み）。

・割込み発生によ゛り転送完了を知る：［ステップ６］ 完了状態をチエツクする。

・ＤＭＡ異常スティタスレジスタ、アドレスレジスタ及
びレングスレジスタ（Ｈ，Ｌの両方）の正当性をチエツ
ク： ［ステップ７］ バッファ内容を解析する。

・もしＤＭＡ転送モードが１６バイトバウンダリ等の制
限がおる場合には、不要データが余分に入る可能性がお
り、この場合には必要データのみを使用する。

次に従来方式においてローカルメモリ１０からメインメ
モリ１４にデータを転送するＤＭＡライトを説明する。

（２）ＤＭＡライト（ＬＭｌｏ　　ｔｏ　　ＭＭ１４）
［ステップ１］ 主制御部２０は転送データをローカルメモリ１Ｏ上にフ
ォーマツティングする。但し、ＤＭＡ転送モードが１６
バイトバウンダリ等の制限がある場合には、先頭アドレ
スの補正またはパッティングが必要な場合がある。

［ステップ２〕 ローカルバスＤＭＡ制御部１２を初期設定する。

・ＤＭＡリードのステップ２と同じ； ［ステップ３］ 共通バスＤＭＡ制御部１６を設定する。

・ＤＭＡリードのステップ３と同じ； ［ステップ４］ ＤＭＡデータ転送制御を起動する。

・ＤＭＡリードのステップ４と同じ； ［ステップ５］ 完了を割込により通知する。

［ステップ６］ 完了状態をチエツクする。

・ＤＭＡリードのステップ６と同じ； 第５図は第４図のローカルバスＤＭＡ制御部１２及び共
通バスＤＭＡ制御部１６に設けられたアドレスレジスタ
、レングスレジスタ、モードレジスタ、起動レジスタ及
びスティタスレジスタの内容を示す。

［発明が解決しようとする課題］ しかしながら、このような従来のＤＭＡ制御方式にあっ
ては、レングス量が大きい人容最のデータ転送について
は効果を発揮するが、小容量のデータ転送においては、
制御プログラムの複雑化及び多ステップ化に伴うオーバ
ーヘッドによりデータ転送に時間がかかってしまう問題
がある。

即ち、小容量のデータ転送にあっては、ＤＭＡ転送時間
よりＤＭＡ転送制御を起動させるだめの制御プログラム
の走行時間の方が長くなってしまう問題がある。

このような小容量データ転送時により生ずるオーバーヘ
ッドは次の場合に問題となる。

第１に、システムメモリとアダプタ内口−カルメモリ間
で受は渡される一般データを除くコマンドレベルの情報
、即ちコマンド及びスティタス情報は、一般に数バイト
程度であり、且つ時間的にも早い応答性が要求される。

第２に、一般データにおいても全てのデータ長が大容洛
とは限らない。即ち、回線ではデータ長が固定されてお
らず、短いデータを転送する場合も多い。

本発明は、このような従来の問題点に鑑みてなされたも
ので、小容量であっても効率良＜ＤＭＡデータ転送がで
きるＤＭＡ制御方式を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理説明図でおる。

第１図において、まず本発明は、第１空間（アダプタ空
間）に存在する複数の第１メモリ（ローカルメモリ＞１
０間でＤＭＡデータ転送を行なう第１のＤＭＡ制御部（
ローカルバスＤＭＡ制御部）１２と、物理的に異なる第
２空間（ホスト側）に存在する第２メモリ（主記憶）１
４と前記第１のＤＭＡ制御部（ローカルバスＤＭＡ制御
部）１２との間でＤＭＡデータ転送を行なう第２のＤＭ
Ａυ［面部（共通バスＤＭＡ制御部）１６とを備えたＤ
ＭＡ制御方式を対象とする。

このようなりＭＡ制御方式について本発明にあっては、
第１メモリ（ローカルメモリ＞１０と第２メモリ（主記
憶）との中間に位置するデータバッファ１８を設け、第
１空間（アダプタ空間）を所有する制御部２０によりデ
ータバッファ１８を直接アクセス可能にすると共に第２
のＤＭＡ制御部（共通バス制御部）１６のサイクルステ
ィタス２２を監視可能とし、第１のＤＭＡ制御部（ロー
カルバスＤＭＡ制御部）１２を使用することなく第２の
ＤＭＡ制御部（共通バスＤＭＡ制御部）のみの使用によ
りデータバッファ１８を経由して第１メモリ（ローカル
メモリ）１０と第２メモリ（主記憶）１４との間で制御
部２０により直接データ転送を行なうよう構成する。

［作用］ このような構成を備えた本発明のＤＭＡ制御方式にあっ
ては、物理的に異なる空間に存在するメモリ間のＤＭＡ
データ転送において、小容量のデータ転送については、
同一空間内でＤＭＡデータ転送を行なうＤＭＡ制御部を
使用せずに異なる空間のＤＭＡデータ転送を行なうＤＭ
Ａ制御部のみを使用し、そのスティタスサイクルを監視
しつつデータバッファを介して異なる空間に存在するメ
モリ間で簡易的にＤＭＡデータ転送を行なうことかでき
、転送データか小言けであっても転送データ長に見合っ
たＤＭＡ制御を行なってレスポンスタイム及びバッファ
使用効率を向上することができる。

具体的には、本発明のＤＭＡ制御方式により次の点でメ
リットが得られる。

（１）ローカルバスＤＭＡ制御部の設定が不要；・アド
レス設定 ・レングス設定 ・転送モード設定 ・起動設定 （２）ローカルバスＤＭＡ制御部の完了状態チエックが
不要： ・異常スティタスチエツク ・アドレスレジスタチエツク ・レンゲレジスタチエツク （３）バッファ処理か簡単になると共に効率的使用が可
能； ・先頭アドレスのバウンダリ化、ダミーデータの挿入又
は削除等のバウンダリ制限が不要・直接制御部がデータ
を処理するため、バッファ使用効率が向上 （４）割込み及びバスアービトレーション時間が不要； ・直接、制御部が共通バスＤＭＡサイクルスティタスを
毎回監視しているため、割込は不要この結果、短いデー
タ長でおっても効率が良く且つバッファ利用効率の高い
ＤＭＡデータ転送かできる。

［実施例］ 第２図は本発明の一実施例をアダプタ内に設けられたロ
ーカルバスＤＭＡ制御部、共通バスＤＭＡ制御部、更に
データバッファの部分について取り出して示した実施例
構成図である。

第２図において、１２はローカルバスＤＭＡ御部であり
、データバス２４、アドレスバス２６、更に制御線２８
を介してアダプタ空間の制御を所有する不図示の主制御
部（ＭＰＵ）２０及びローカルメモリ（ＬＭ）１０に接
続される。尚、アドレスバス２６にはアドレスバスドラ
イバ３０が設けられ、また制御線２８にはドライバ／レ
シーバ３２が設けられている。

ローカルバスＤＭＡ制御部１２内にはアダプタ内となる
同一空間に存在する複数のローカルメモリ間でＤＭＡデ
ータ転送を行なうためアドレスレジスタ３４−１、レン
グスレジスタ３６−１、モードレジスタ３８−１、起動
レジスタ４０−１及びスティタスレジスタ４２−１が設
けられている。

１６は共通バスＤＭＡ制御部であり、共通バスＤＭＡ制
御部１６はアダプタ内のデータバス２４を介して不図示
の主制御部（ＭＰＵ）２０及び口−カルメモリ（ＬＭ）
１０に接続され、一方、異なる空間に存在する不図示の
主記憶（ＭＭ）１４との間でデータ転送を行なうためア
ドレスドライバ４４を介してアドレス線４６を、またド
ライバ／レシーバ４Ｂを介して制御線５０を、更にアダ
プタ内専用データバス２１４をデータ送受信部５２を介
してデータバス５４によって共通バス（不図示）に接続
している。

この共通バスＤＭＡ制御部１６にもローカルバスＤＭＡ
制御部１２と同様、アドレスレジスタ３４−２、レング
スレジスタ３６−２、モードレジスタ３８−２、起動レ
ジスタ４０−２、ステータスレジスタ４２−２が設けら
れている。

更にアダプタ内には、アダプタ内に存在するローカルメ
モリ（ＬＭ）１０と異なる外部空間に存在する不図示の
主記憶（ＭＭ）１４との中間に存在するバッファとして
、リード用のデータバッファ１８−１とライ１〜用のデ
ータバッファ１８−２を設けている。

リード用のデータバッファ’１８　１は共通バスを介し
て接続された外部空間に存在する不図示の主記憶（ＭＭ
）１４からアダプタ内のローカルメモリ（ＬＭ）１０に
データを転送するＤＭＡリードの際に使用される。また
、ライ１へ用のデータバッフ１１８−２はアダプタ内の
ローカルメモリ（ＬＭ）１０から外部空間に存在する不
図示の主記憶（ＭＭ）１４に対しデータを転送するＤＭ
Ａライトの際に使用される。

更に、リード用のデータバッファ１８−１．１８−２に
対応してＦＦ５６とＦＦ５８か設けられる。

［［５６はＤＭＡリードの際に共通バスＤＭＡ制御部１
６によりセットされ、このＦＦ５６のセットによるセラ
１〜出力を共通バスＤ　Ｍ　Ａ　！ｉｌｌ　ｕ１１部１
６はリード要求（ＲＱＲ）として読込み、後の説明で明
らかにするようにＦＦ５６がセットされている間、次の
ＤＭＡサイクルを禁止状態とする。

また１度セットされたＦＦ５６はデータバッフ１１８−
１を介してアダプタ内の主制御部（ＭＰＵ）２０でデー
タ読取が判別された際に制御線６０による主制御部（Ｍ
ＰＵ）２０からのリード信号によりＯＲゲート６２を介
してリセットされる。

一方、ライト用のデータバッファ１８−２側に設けられ
たＦＦ５８は、ＤＭ、Ａライトの際にアダプタ内の主制
御部（ＭＰＵ）２０から制彷ｖ線６４及びＯＲゲート６
６を介してセット信号を受けてセットされ、ＦＦ５８の
セット出力は共通バスＤＭＡ制御部１６にライト要求（
ＲＱＷ）として取り込まれ、ＦＦ５８がセット状態とな
っている間、ｃ−ｓｕｓに対するＤＭＡサイクルの要求
状態とする。１度セットされたＦＦ５８はデータバッフ
ァ１８−２を経由したＤＭＡライトのためのデータ転送
が完了したときに共通バスＤＭＡ制御部１６からのリセ
ット信号によりリセットされる。

ここで本発明の制御対象とする短いデータ長のＤＭＡ転
送にあっては、第２図に破線で示すようにローカルバス
ＤＭＡ制御部１２側は使用されず、実線のパスライン又
は制御線で示す共通バスＤＭＡ制御部１６側のみを使用
してＤＭＡリード又はＤＭＡライトのデータ転送を行な
うようになる。

次に、第２図の実施例におけるＤＭＡデータ転送の制御
処理を説明する。

まず、外部空間に存在する主記゛臣（ＭＭ）１４からア
ダプタ内のローカルメモリ（ＬＭ）に対しデータ転送を
行なうＤＭＡリードの制御処理を説明する。

（１）ＤＭＡリード（ＭＭ１４　　℃ＯＬＭＩ○）［ス
テップ１］ アダプタ内の主制御部（ＭＰＵ）２０は、データバッフ
ァをローカルメモリ（ＬＭ）１０内に確保する。但し、
このローカルメモ１ノ（ＬＭ）１０内に対するデータバ
ッファ領域の確保は必ずしも必要ではない。

（ステップ２］ 共通バスＤＭＡ制御部１６を設定する。

・主記憶（ＭＭ）１４内のデータバッファの先頭アドレ
スをアドレスレジスタ３４−２に設定：・転送モードを
モードレジスタ３８−２に設定：・起動レジスタ４０−
２にＤＭＡスターｌ〜を設定；［ステップ３１ ＤＭＡ転送制御を開始する。

・共通バスＤＭＡ制御部１６は１バイト又は１ワードの
データを共通バスを介して主記憶（ＭＭ”）１４より読
取り、リード用のデータバッファ１８−１にセットする
と同時にＦＦ５６をセットする；・このサイクルの間の
みスティタスレジスタ４２−２の５ｕｓｙビツトが「１
」となっている；・ＦＦ５６がセットされている間、次
のＤＭＡサイクルは禁止状態にある： ［ステップ４］ リード用データバッファ１８−１からのデータの読取り
。

・アダプタ内の主制御部（ＭＰＵ）２０は共通バスＤＭ
Ａ制御部１６のスティタスレジスタ４２−２のＢＵＳＹ
ビットがｒＯＪとなったことによりＤＭＡサイクルの完
了を知る； ・続いて主制御部（ＭＰＵ）２０はスティタスレジスタ
４２〜２を参照し、ＤＭＡ異常が発生していないことを
確認する： ・続いて主制御部（ＭＰＵ）２０はデータバッファ１８
−１からデータを読取り、解析処理を行なつ。

・共通バスＤＭＡ制御部１６は主制御部（ＭＰＵ＞２０
によりデータバッファ１８−１からデー台を読取ったこ
とにより制御線６０及びＯＲゲート６２を介してＦＦ５
６をリセットし、再びステップ３の処理に戻る； ［ステップ５］ 主制御部（ＭＰＵ）によりＤＭＡリードの終了を確認す
る。

・主制御部（ＭＰＵ）２０は最終データと判断すると共
通バスＤＭＡ制御部１６の起動レジスタ４０−２のＤＭ
Ａ　　５ＴＡＲＴビツトをオフしてデータを読取る； ・起動レジスタ４０−２のＤＭＡ　　５ＴＡＲＴヒツト
がオフとなることで以後のＤＭＡサイクルは停止される
； 尚、上記のステップ１〜５のＤＭＡライトにあっては、
第２図に破線で示すように共通バスＤＭＡ制御部１６に
レングスレジスタ３６−２が存在する場合は、レングス
レジスタ３６−２を利用しても良い。即ち、レングスレ
ジスタ３６−２を使用することにより、転送データのレ
ングスがレングスレジスタ３６−２のセット値に一致し
たとき起動レジスタ４０−２のＤＭＡ　　５ＴＡＲＴビ
ツトが自動的にオフとなり、同時にスティタスレジスタ
４２−２のＤＭＡ　　ＥＮＤビットがオンすることにな
る。

更に、スティタスレジスタ４２−２のＢＵＳＹビットの
確認は、もし共通バスＤＭＡサイクルが主制御部（ＭＰ
Ｕ＞２０の処理速度より充分に早ければ不要である。

第３図は前述したステップ１〜５で使用される共通バス
ＤＭＡ制御部１６に設けられたアドレスレジスタ３４−
２、レングスレジスタ３６−２、モードレジスタ３８−
２、起動レジスタ４０〜２、更にスティタスレジスタ４
２−２の内容を示したレジスタ説明図であり、第３図の
レジスタ説明図を参照することにより前述したステップ
１〜５の処理が更に明確となる。

次に、第２図においてアダプタ内のローカルメモリ（Ｌ
Ｍ）１０から外部空間に設けた１記・鷹（ＭＭ）１４に
対しデータ転送を行なうＤＭＡライトの制御処理を説明
する。

（２）ＤＭＡライト（ＬＭｌｏ　　ｔＱ　　ＭＭ１４）
しステップ１］ アダプタ内の主制御部（ＭＰＵ）２０はローカルメモリ
（ＬＭ）１０上に転送データを準備する。

尚、このデータｌ（Ｌ備は１バイト又は１ワードの転送
データが発生した時点でも良く、特別にローカルメモリ
（ＬＭ＞１０上に用意しなくても良い。

［ステップ２］ 共通バスＤＭＡ制御部１６の設定を行なう。

・アドレスレジスタ３４−２に主記憶（ＭＭ）１４内の
データバッファの先頭アドレスを設定：・モードレジス
タ３８−２に転送モードを設定；・起動レジスタ４０−
２にＤＭＡ　　５ＴＡＲＴを設定； ［ステップ３］ 主制御部（ＭＰｔＪ）２０が制御線６４及びＯＲゲート
６６を介してデータバッファ１８−２にライトアクセス
を行なうことによりローカルメモリ（ＬＭ）１０から転
送されたデータがセットされ、同時にＦＦ５８もセット
され、ＦＦ５８のセット出力によるライト要求（ＲＱＷ
）を受けて共通バスＤＭＡ制御部１６が動作を開始する
。尚、ＦＦ５８がセット状態となっている間、スティタ
スレジスタ４２−２のＢＵＳＹビットが１１」となり、
次のＤＭＡサイクルはＭＰＵにより禁止状態となる。

共通バスＤＭＡ制御部１６のＤＭＡサイクルが１バイト
又は１ワードのデータ転送を完了するとＦＦ５８がリセ
ットされる。このＤＭＡサイクルの間スティタスレジス
タ４２−２のＢＵＳＹビットは「１」となっている。

［ステップ４］ アダプタ内の主制御部（ＭＰＵ）２０がスティタスを確
認する。即ち、主制御部（ＭＰＵ）２０は共通バスＤＭ
Ａ制御部１６内のスティタスレジスタ４２−２を読取り
、ＢＵＳＹビット−〇で且つＤＭＡ異常が発生していな
いことを確認する。

［ステップ５］ ＤＭＡライト要求の終了を確認する。

・次に続くデータが存在する場合にはステップ３に戻る
： ・次に続くデータが存在しない場合には起動レジスタ４
０−２のＤＭＡ　　５ＴＡＲＴビツトをオフとする。勿
論、転送モードを変更するまでは起動レジスタ４０−２
をそのままとしても良い；このステップ１〜５に示すＤ
ＭＡライトにあっても第２図に破線で示すように共通バ
スＤＭＡ制御部１６内にレングスレジスタ３６−２が存
在する場合には、レングスレジスタ３６−２を利用する
ことで起動レジスタ４０−２のＤＭＡ　　５ＴＡＲＴビ
ツトは自動的にオフとなり、またスティタスレジスタ４
０−２のＤＭＡ　　ＥＮＤビットも自動的にオンするこ
とができる。

また、スティタスレジスタ４２−２のＢＵＳＹビットの
確認は、もし共通バスＤＭＡ制御部１６のＤＭＡサイク
ルが主制御部（ＭＰＵ＞２０の処理速度より充分早けれ
ば不要である。

このような本発明のＤＭＡ制御方式におけるＤＭＡリー
ド又はＤＭＡライトにあっては従来方式に比べ次の利点
が得られる。

第１に、ローカルバスＤＭＡ制御部１２に対するアドレ
ス設定、レングス設定、転送モードの設定、起動設定か
不要である。

第２に、ローカルバスＤＭＡ制御部１２における完了状
態のチエツク、即ち異常スティタスチエツク、アドレス
レジスタチエツク、レングスレジスタチエツクが一切不
要となる。

第３に、バッファ処理が簡単になり、且つバッファの効
率的使用が可能となる。即ち、先頭アドレスのバウンダ
リ化、ダミーデータの挿入又は削除処理等のバウンダリ
制限が不要となり、更に直接主制御部（ＭＰＵ）２０が
データを処理するためバッファ使用効率が向上する。

第４に、直接アダプタ内の主制御部（ＭＰｔＪ）２０が
共通バスＤＭＡサイクルスティタスを毎回監視している
ため、ローカルバスアービタに対する要求及び許可応答
を行なう主制御部（ＭＰＵ＞２０に対する割込が不要と
なり、バスアービトレーション時間（要求／許可時間）
を不要にできる。

［発明の効果］ 以上説明してきたように本発明によれば、短いデータ艮
であっても転送データ艮に児合ったＤＭＡ制御が可能と
なり、最適なレスポンスタイムが得られると共にバッフ
ァ使用効率を向上することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図： 第２図は本発明の実施例構成図： 第３図は本発明による共通バスＤＭＡ制御部のレジスタ
説明図； 第４図は従来方式の構成図； 第５図は従来方式のＤＭＡ制御部レジスタの説明図でお
る。 図中、 １０：第１メモリ（ローカルメモリＬＭ）１２：第１の
ＤＭＡ制御部 （ローカルバスＤＭＡ制御部） １４：第２メモリ（主記憶ＭＭ） １６：第２のＤＭＡ制御部 （共通バスＤＭＡ制御部） １８：データバッフ？ １８−１：リード用のデータバッファ １８−２ニライト用のデータバッファ ２０：制御部（主制御部ＭＰＵ） ２２：スティタスサイクル ２４．５４：データバス ２６．４６：アドレスバス ２８．５０：制御線 ３０．４４ニアドレスドライバ ３２．４８：ドライバ／レシーバ ３４−１．３４−２ニアドレスレジスタ３６−１．３６
−２：レングスレジスタ３８−１．３８−２：モードレ
ジスタ ５６゜ ６２゜ １．４０−２：起動レジスタ １．４２−２：スティタスレジスタ ５８　：　ＦＦ ６６：ＯＲゲート

Claims (2)

【特許請求の範囲】
1. （１）第１空間に存在する複数の第１メモリ（１０）間
   でＤＭＡデータ転送を行なう第１のＤＭＡ制御部（１２
   ）と、物理的に異なる第２空間に存在する第２メモリ（
   １４）と前記第１のＤＭＡ制御部（１２）との間でＤＭ
   Ａデータ転送を行なう第２のＤＭＡ制御部（１６）とを
   備えたＤＭＡ制御方式に於いて、前記第１メモリ（１０
   ）と第２メモリ（１４）の中間に位置するデータバッフ
   ァ（１８）を設け、前記第１空間を所有する制御部（２
   ０）により前記データバッファ（１８）を直接アクセス
   可能にすると共に前記第２のＤＭＡ制御部（１６）のサ
   イクルステイタス（２２）を監視可能とし、前記第１の
   ＤＭＡ制御部（１２）を使用することなく前記第２のＤ
   ＭＡ制御部（１６）のみの使用により前記データバッフ
   ァ（１８）を経由して前記第１メモリ（１０）と第２メ
   モリ（１４）間で前記制御部（２０）により直接データ
   転送を行なうことを特徴とするＤＭＡ制御方式。
2. （２）前記第１メモリ（１０）はアダプタ空間に設けら
   れたローカルメモリであり、前記第１のＤＭＡ制御部（
   １２）は前記アダプタ内のローカルバスＤＭＡ制御部で
   あり、前記第２メモリ（１４）は前記アダプタに対し共
   通バスを介して接続された主記憶であり、更に前記第２
   のＤＭＡ制御部（１６）は前記アダプタ内に設けた共通
   バスＤＭＡ制御部であることを特徴とする請求項１記載
   のＤＭＡ制御方式。