JPS6122334B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、記憶素子、特に、記憶された障害情
報を採取できる記憶素子に関する。

一般に、記憶素子は技術の進歩とともにその集
積度が上がり、記憶素子を使用したデータ処理装
置における障害時のデータ採取等には、記憶素子
のアドレスを外部から与え、その出力をレジスタ
等に受けて、そのレジスタの内容を障害情報とし
て、採取する方法がとられているが、その時にア
ドレスを与える手段として、スキヤンパスを用い
ることが考えられている。

以下に、従来の記憶素子について、図面を参照
して説明する。

第１図は、従来の一例を含むブロツク回路図
で、記憶素子ＡにはアドレスレジスタＢが接続さ
れていて、アドレス入力端子Ｓ０〜Ｓ９にアドレ
ス入力信号５０が供給される。

このアドレス入力信号５０はアドレスデコーダ
２に供給されてメモリアレイ１を駆動する。この
メモリアレイ１の書込読出時にはイネーブル端子
Ｅ０〜Ｅ２にイネーブル信号５５が供給され、ア
ンドゲート５を経由して許可信号５８が発生させ
られる。

メモリアレイ１の書込のときにはライトイネー
ブル端子WEにライトイネーブル信号５６が供給
されて、ドライバ１０を経由して書込指示信号５
９を発生せしめるとともに、データ入力端子OA
にデータ入力信号５４が発生する。許可信号５８
と書込指示信号５９とがともに発生するため、ア
ンドゲート８からは読出許可信号６３は出ない
が、アンドゲート７からは書込許可信号６０が出
力されるので、アンドゲート６を経由して書込デ
ータ信号６１が発生する。

これにより、メモリアレイ１はアドレスデコー
ダ２で駆動されるアドレスに書込指示信号５９に
よつて書込が指示されて書込データ信号６１が書
き込まれる。

メモリアレイ１の読出時には、ライトイネーブ
ル信号５６が供給されないので、イネーブル端子
Ｅ０〜Ｅ２にイネーブル信号５５が供給される
と、アンドゲート７からは書込指示信号６０が出
ず、アンドゲート８から読出指示信号６３が発生
する。

これにより、メモリアレイ１からはアドレスデ
コーダ２で駆動されるアドレスから読み出される
読出データ信号６２がナンドゲート９で出力デー
タ信号６４として出力されデータ出力端子Ｆ０に
出力される。

上述のアドレスレジスタＢは読出、書込などの
通常時には並列にアドレスがセツトされたり、カ
ウントアツプされたりする。

しかしながら、障害発生時には、このアドレス
レジスタＢなどもテストの対象となるため、並列
にアドレスをセツトする手段やカウントアツプす
るための手段を用いずにアドレスレジスタＢにア
ドレスをセツトする必要がある。

このためアドレスレジスタＢはスキヤンパスの
中の一構成要素として使われ、これにクロツクか
ら供給されるごとに１ビツトずつアドレスがシフ
トインされてセツトされる。

それゆえ、第１図に示す記憶素子では１つの記
憶位置を読み出すために、アドレス入力信号５０
として10ビツト分のシフトインを行なわなければ
ならず、10クロツク分の時間がかかることとな
る。

さらに、多数の記憶位置から障害情報を読み出
すためにはさらに多大の時間を要することは明ら
かである。

すなわち、従来の記憶素子はアドレスを与える
ために多大の時間を要するとともに、アドレスを
更新する手段を別に持つ必要があり、さらに障害
情報の採取終了を検知する手段を要するという欠
点があつた。

本発明の目的は、障害情報の採取を高速化でき
るとともに採取終了を容易に検知できる記憶素子
を提供することにある。

すなわち、本発明の目的は、記憶素子内部にア
ドレスを与えるカウンタを設けて、外部からのア
ドレス指示との切替えを指示する手段により、障
害情報等の採取のためにアドレスを更新する手段
およびアドレス情報をスキヤンバスを用いて与え
るための時間をなくし、さらに採取終了を検知で
きる記憶素子を提供することにある。

本発明の記憶素子は、障害情報が記憶されるメ
モリアレイと、カウントアツプ指示信号の供給に
よりカウントしてカウンタ出力信号を出力すると
ともにオーバフローしたときにオーバーフロー信
号を出力するカウンタと、障害情報の採取時に供
給される切替指示信号によりアドレスレジスタか
らのアドレス入力信号を前記カウンタ出力信号に
切り替えてアクセスアドレス信号として出力する
セレクタと、前記アクセスアドレス信号に応じて
前記メモリアレイを駆動するアドレスデコーダと
を含んで構成される。

すなわち、本発明の記憶素子はメモリアレイ
と、アドレスレジスタから前記メモリアレイへの
書込あるいは読出のためのアドレスを指示する手
段と、外部から書込データおよび書込タイミング
を与える手段と、読み出したデータを外部へ出力
する手段とを有する書込みおよび読出し可能な記
憶素子において、メモリアレイに記憶した障害情
報を順次読み出す指示を与える手段と、前記読出
指示中にメモリアレイのアドレスを与えるカウン
タと、前記カウンタをクリアする手段と、前記読
出指示中には前記カウンタの出力をメモリアレイ
１のアドレスとし前記読出指示がない場合にはア
ドレスレジスタからのアドレスをメモリアレイの
アドレスとする手段と、前記カウンタを更新する
手段と前記カウンタのオーバーフローを通知する
手段とを含んで構成される。

次に、本発明の実施例について図面を参照して
詳細に説明する。

第２図は、本発明の一実施例を含むブロツク回
路図である。

第２図に示す記憶素子A′は、メモリアレイ
１、アドレスデコーダアンドドライバ２、セレク
タ３、カウンタ４、アンドゲート５，６，７，
８、ナンドゲート９、ドライバ１０、複数のアド
レス入力信号５０、切替え指示信号５１、カウン
タクリア信号５２、カウンタアツプ指示信号５
３、データ入力信号５４、イネーブル信号５５、
ライトイネーブル信号５６、出力データ信号６
４、カウンタ４のオーバーフローを通知するオー
バーフロー信号６６を含んで構成される。

以下に、第２図を参照して、本発明の機能動作
を詳述する。

障害情報の採取のために記憶素子に記憶した障
害情報を順次採取する時には、先ず切替指示端子
SWに切替指示信号５１を供給してセレクタ３が
アドレスレジスタＢからアドレス入力端子Ｓ０〜
Ｓ９に供給されるアドレス入力信号５０の代りに
カウンタ４から供給されるカウンタ出力信号５７
をセレクトしてアクセスアドレス信号６５として
出力するように指示する。次に、カウンタクリア
信号５２をカウントクリア端子MRに供給してカ
ウンタ４をクリアする。

これにより、カウンタ出力信号５７は、all
“０”となつて、セレクタ３を経由して、アドレ
スデコーダ２を通過して、メモリアレイ１に入力
される。アドレス＝０のデータが読出データ信号
６２として出力され、ナンドゲート９を通つて、
出力データ信号６４としてデータ出力端子Ｆ０に
出力される。この出力データ信号６４を採取する
には、レジスタ等に受ける等の従来方法による。

アドレス＝０のデータを採取した後は、カウン
トアツプ信号５３を供給してカウンタ４を更新
し、アドレス＝１のデータを次に採取する。

これを必要な回数だけカウントアツプ、データ
採取をくり返すことにより、データを採取する。

このように、順次に記憶素子から障害情報を読
み出していくと、カウンタ４から出力されるカウ
ンタ出力信号５７が１つずつ増加していきついに
はカウンタ４はオーバーフローする。このため、
メモリアレイ１に供給するアドレスが一巡するこ
ととなり障害情報の採取終了を知らせるオーバー
フロー信号６６が出力されてオーバーフロー出力
端子OVから外部に通知する。

すなわち、本発明の記憶素子は、障害情報を採
取するときには、切替指示信号を供給するととも
に、アドレスを作るためには、カウントアツプ指
示信号として１ビツト分のみを与えればよく、ア
ドレスの供給のためには１クロツクですみ、アド
レス更新が高速化されるとともに、障害情報の採
取が終つたときにはカウンタはオーバーフローす
るので、カウンタのオーバーフローにもとづいて
障害情報の採取終了を知らせることができる。

本発明の記憶素子はカウンタとセレクタとを追
加することにより、障害情報採取時に供給するア
ドレスを１ビツトずつ直列にシフトインする代り
にカウンタの出力をアドレスとして並列にセツト
することができるとともにカウンタのオーバーフ
ローを通知できるので、アドレスのセツト時間が
短縮できるため、障害情報の採取が高速化でき、
かつ、障害情報の採取終了を通知できるという効
果がある。

すなわち、本発明の記憶装置は記憶情報を採取
するためのアドレスを発生するカウンタがオーバ
ーフローしたときにオーバーフロー信号が出力で
きるように変更することにより、記憶素子からす
べての記憶情報を出力したときに記憶情報の採取
を停止するために、カウントアツプ指示信号を出
力するごとにマイクロプログラムでカウントして
所定値になつたときに停止する代りにカウンタか
らのオーバーフロー信号が発生したことにより停
止できるので、マイクロプログラムのステツプ数
が削減でき、ひいては記憶情報の採取時間が短縮
できるという効果がある。

すなわち、本発明の記憶素子は、内部にアドレ
スを与えるカウンタを設けて、外部からのアドレ
ス指示との切替えおよびカウンタ更新を指示する
手段をもつように構成することにより、アドレス
更新のための手段をなくし記憶素子内の情報を短
時間に採取できるという効果がある。

【図面の簡単な説明】

第１図は従来の記憶素子の一例を含むブロツク
回路図、第２図は本発明の一実施例を含むブロツ
ク回路図である。 Ａ，A′……記憶素子、Ｂ……アドレスレジス
タ、１……メモリアレイ、２……アドレスデコー
ダ、３……セレクタ、４……カウンタ、５，６，
７，８……アンドゲート、９……ナンドゲート、
１０……ドライバ、Ｓ０〜Ｓ９……アドレス入力
端子、OA……データ入力端子、Ｅ０〜Ｅ２……
イネーブル端子、WE……ライトイネーブル端
子、Ｆ０……データ出力端子、SW……切換指示
端子、MR……カウントクリア端子、CU……カ
ウントアツプ端子、OV……オーバーフロー出力
端子、５０……アドレス信号、５１……切替指示
信号、５２……カウンタクリア信号、５３……カ
ウントアツプ指示信号、５４……データ入力信
号、５５……イネーブル信号、５６……ライトイ
ネーブル信号、５７……カウンタ出力信号、５８
……許可信号、５９……書込指示信号、６０……
書込許可信号、６１……書込データ信号、６２…
…読出データ信号、６３……読出許可信号、６４
……出力データ信号、６５……アクセスアドレス
信号、６６……オーバーフロー信号。

Claims (1)

【特許請求の範囲】
1. １ 障害情報が記憶されるメモリアレイと、カウ
   ントアツプ指示信号の供給によりカウントしてカ
   ウンタ出力信号を出力するとともにオーバーフロ
   ーしたときにオーバーフロー信号を出力するカウ
   ンタと、障害情報の採取時に供給される切替指示
   信号によりアドレスレジスタからのアドレス入力
   信号を前記カウンタ出力信号に切り替えてアクセ
   スアドレス信号として出力するセレクタと、前記
   アクセスアドレス信号に応じて前記メモリアレイ
   を駆動するアドレスデコーダとを含むことを特徴
   とする記憶素子。