JPH01274251A

JPH01274251A - 使用履歴記憶装置

Info

Publication number: JPH01274251A
Application number: JP63103496A
Authority: JP
Inventors: Akihisa Makita; 牧田　明久
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-04-26
Filing date: 1988-04-26
Publication date: 1989-11-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は履歴記憶回路の改良に関し、特にマイクロプロ
グラムの使用履歴を記憶する装置に関する。

（従来の技術）従来、この糧のマイクロプログラムの使用履歴記憶回路
では、実行されたマイクロプログラムのアドレスの使用
履歴が取られていた。

従って、第４図に示、すような場合にも、ａｎ。

ａ”＋１　’　　ｎ　＋２　　’　　ｂｎｅ　　Ｈ＋Ｉ
　＋　　０６　　ｔＣ１ｔ’ｌ＋’ｌの各ステップごと
に使用履歴は取れていた。

（発明が解決しようとする課題）上述した従来の使用履歴記憶装置では、実行したマイク
ロプログラムのアドレスの使用履歴が取られていたので
、第４図に示すような場合にも”ｎ’　　ａｎ＋１’　
　ｎ−）−２＊　　ｂｎ＋　　ｂｎ−）−１＋Ｃ（１＊
　Ｃ１ｔ　’！　＊　’ｌの各ステップごとに使用履歴
は取られていた。しかし、ｂｎ＋２からＣＲｅ　　’Ｉ
ｓ　　ＣＲｅ　　’ｌヘジャンプしたのか、あるいはｂ
　　　からＣＲｅ　　’ｘｔ　　ｃ、、　　ｃ、ヘジｎ
−）−１ヤングしたのかは判別できないと云う欠点がありた。

本発明の目的は、マイクロプログラムアドレスの一部で
特定パスを指定し、ジャンプ先のマイクロプログラムア
ドレスにパスごとのトレースを採取することによって上
記欠点を除去し、ジャンプのパスを確定できるように構
成した使用履歴記憶装置を提供すること（：ある。

（課題を解決するための手段）本発明による使用履歴記憶装置は複数のＲＡＭと、第１
の一時保持手段と、第２の一時保持手段と、デコーダと
、書込みゲート手段とを具備して構成したものである。

複数のＲＡＭは、サービスプロセサからの指示Ｃ：より
内容を書込み／ａ出し、あるいはクリアすることができ
、使用履歴を記憶するためのものである。

第１の一時保持手段は、マイクロプログラムアドレスと
マイクロプログラム有効信号とを受取り、一時的に保持
するためのものである。

第２の一時保持手段は、保持されているマイクロプログ
ラムアドレスの一部を保持するためのものである。

デコーダは、マイクロプログラム有効時にのみ第２の一
時保持手段で保持されているマイクロプログラムアドレ
スの一部をデコードするためのものである。

書込みゲート手段は、デコーダの出力に従りてマイクロ
プログラムアドレスで指定される複数のＲＡＭのアドレ
スに使用済みビットを書込むためのものである。

（実施例）次に、本発明について図面を参照して説明する。

第１図は本発明による使用履歴記憶装置の一実施例を部
分的に示すブロック図であり、使用履歴記憶回路と使用
履歴記憶制御回路との詳細例を示している。

第１図において、１０１〜１０４はそれぞれＲＡＭ、２
はアドレスレジスタ、３．５はそれぞれレジスタメモリ
、４はデコーダ、６０１〜６０４はそれぞれＮＡＮＤゲ
ート、７はインバータ、８０１〜８０４はＯＲゲート、
９はセレクタ、２工はＡＮＤゲート、５０１は使用履歴
記憶制御回路、５０２は使用履歴記憶回路である。

第２図は、第１図に示す使用履歴記憶装置と他の装置と
の接続を示すブロック図である。

第２図において、２０は制御記憶部、３０はサービスプ
ロセサ、４０はクロクク制御回路、５０は使用履歴記憶
装置、５０１は使用履歴記憶制御回路、５０２は使用履
歴記憶回路である。

第１図および第２図において、ＲＡＭｌ０１〜１０４は
使用履歴記憶として用いられ、アドレスレジスタ２はＲ
ＡＭｌ０１〜１０４の書込み、あるいは読出し用アドレ
スを保持する。レジスタメモリ３はアドレスレジスタ２
の内容の一部を保持し、レジスタメモリ５はマイクログ
ログラム有効信号を保持する。デコーダ４は、レジスタ
メモリ５の出力が有効なときにレジスタメモリ３の内容
を解読して出力する。ＮＡＮＤゲート６０１〜６０４は
、ＯＲゲート８０１〜８０４の出力とライトクロックと
のＮＡＮＤをとる。インバータ７は、サービスプロセサ
３０からのクリア信号を反転させる。セレクタ９はマイ
クロプログラムアドレスか、あるいはサービスプロセサ
３０からの指定アドレスかを選択する。

第３図は、第２図に示す制御記憶部の詳細を示すブロッ
ク図である。

第３図において、１０は制御記憶、１１は読出しレジス
タ、１２は制御記憶制御回路、１３゜１６はそれぞれセ
レクタ、１４はアドレスレジスタ、１５は加算器、１７
は分岐制御回路である。

以下、本発明による使用履歴記憶装置の動作について第
１図〜第３図を参照しながら説明する。

最初に、履歴記憶回路１０１〜１０４の内容をクリアす
るために、サービスプロセサ１０から信号線３０３を介
して加えられるクリア指示信号を有効化する。セレクタ
９によりてサービスプロセッサ１０からのアドレスデー
タが信号線３００を経由してアドレスレジスタ２に設定
されているため、ＯＲゲート８０１〜８０４の出力が＠
１”となってＮＡＮＤゲート６０１〜６０４の出力が有
効となり、使用履歴記憶回路１０１〜１０４の指定アド
レスのデータがクリアされる。

このようにしてサービスプはセサ３０から順次、アドレ
スを変更してクリアを完了させる。

クリアが完了すれば信号線３０３上のクリア指示信号を
無効化して、信号線３０２を使つ【書込みを開始させる
。

信号線２０３上のマイクロプログラム有効信号が＠１”
となれば、ＡＮＤゲート２１の出力が１１′となってレ
ジスタメモリ５にセットされる。アドレスレジスタ２の
内容の一部（例えば、２’Ｅｌ　ｅ　２舊↓の各ビット
）は、パス指定情報として信号線２０１を介してレジス
タメモリ３に受取られ、デコーダ４を有効に動作させる
。

レジメタメモリ３の出力が＠０１ならば信号線１０５−
１上の状態が１１”になり、レジスタメモリ３の出力が
１′ならば信号線１０５−２上の状態が１′になり、レ
ジスタメモリ３の出力が２′ならば信号線１０５−３上
の状態が１１１になり、レジスタメモリ３の出力が３”
ならば信号線１０５−４上の状態ｐ１”となる。これら
にようて、ＮＡＮＤゲート６０１〜６０４の出力がそれ
ぞれ有効となり、ライトクロックが使用履歴記憶回路１
０１〜１０４のそれぞれに送られて１ｍ１８のデータが
書込まれる。

すなわち第４図の実例で示すと、”ｎ＋２からＣ・＊’
ｌ　ｅ　　’ｌ　ｖ　　ＣＩヘジャンブする場合にａｎ
＋２　のマイクロブ冒グラムアドレスを（２０３）、。

と指定しておくと、’＠＠　　’ｌｅ　　’！ｔ　　Ｃ
ｍのマイクはプログラムアドレスに対応する使用履歴記
憶回路１０１Ｃ＠ｌ”が書込まれる＠　ｂｆｌ＋１ｆｅ
ｚ　Ｃ，ｃ・＋Ｃ１ｅＣ＊９Ｃ＠ヘジャンプする場合に
は、ｂ　　　のマイクロプログラムを（２１７）１・ｎ
＋ｔと指定しておくと、Ｃｍ　ｔ　　’１　ｅ　　’１　＃
　　’ｌのマイクロプログラムアドレスに対応する使用
履歴記憶回路１０２に＠１”が書込まれる。このように
して、Ｃ・ｐ　　’１　＊　　’！　＊’ｌ　　ヘジャ
ンプするステップが他に２つありても、アドレスを（Ｘ
２Δ）１・、（Ｘ３Δ）３・と変更することによって、
どのバスからＣ惨ｓ　　ＣＩｓ　　’Ｉｓ　　Ｃ％ヘジ
ャンプしてきたかが判別される。

この使用履歴をとるときには、情報処理装置に種々のプ
ログラムを流してテストを実施し、その後、サービスプ
ロセサ３０から信号＄３０２への指示を無効化して書込
みを禁止した後、信号線３００を使−＞′Ｃアドレスを
順次与えること１：よって、使用履歴記憶回路１０１〜
１０４の読出しを実行する。

上記の説明では省略しであるが、アドレスレジ、メタ２
、レジスタメモリ３、ならび（ニレジメタメモリ５はク
キツク制御回路４０から与えられるクロックごとにサン
プルするように構成されている。

なお、本発明の範囲には含まれないが、同期化の問題が
ない場合鑑：はアドレスレジスタ２、レジスタメモリ３
、ならびにレジスタメモリ５はなく【も動作が可能であ
る。

また、サービスプロセサ３０から信号線３００　。

３０２、３０３を介して直接、信号を与えな（ても、シ
リアルパスでコマンド、アドレス、ならびにデータを与
える方法でも制御は可能である。

（発明の効果）以上説明したように本発明は、マイクロプログラムアド
レスの一部で特定パスを指定し、ジャンプ先のマイクロ
プログラムアドレスにバスごとのトレースを採取すると
とＣ：よって、複数のパスから共用して使われる分岐先
マイクロプログラムワードの使用状況がパスごとに記憶
されると云う効果がある。また、マイクロプログラムワ
ードの網羅的使用状態がより酷明に把揖でき、未テスト
部分を効果的に抽出して、効率的にチエツクできると云
う効果がある。

【図面の簡単な説明】

第１図は、本発明による使用履歴記憶装置の一実施例を
部分的に示すブロック図である。第２図は、第１図に示す使用履歴記憶装置と周辺装置と
の接続を示すブロック図である。第３図は、第２図に示す制御記憶部の一実施例を示すブ
ロック図である。第４図は、従来技術によるマイクロプログラムシーケン
スの一例を示すフロー図である。１０１〜１０４−・・ＲＡＭ２．１４−・・アドレスレジスタ３．５・・・レジスタメモリ４・・・デコーダ６０１〜６０４・・・ＮＡＮＤゲート７・・・インバータ８０１〜８０４−・・ＯＲゲート９．１３．１６・・・セレクタ１０・・・制御記憶１１・・・読出しレジスタ１２・・・制御記憶制御回路１５・・・加算器　　　　１７・・・分岐制御回路２０
・・・制御記憶部　　２１・・・ＡＮＤゲート３０・・
・サービスプロセサ４０・・・クロクク制御回路５０・・・使用履歴記憶装置５０１・・・使用履歴記憶制御回路５０２・・・使用履歴記憶回路特許出願人　　日本電気株式会社代理人　弁理士　井　ノ　ロ　　　　壽才２図才３図第４ｖ！Ｊ

Claims

【特許請求の範囲】

サービスプロセサからの指示により内容を書込み／読出
し、あるいはクリアすることができ、使用履歴を記憶す
るための複数のＲＡＭと、マイクロプログラムアドレス
とマイクロプログラム有効信号とを受取り、一時的に保
持するための第１の一時保持手段と、前記保持されてい
るマイクロプログラムアドレスの一部を保持するための
第２の一時保持手段と、マイクロプログラム有効時にの
み前記第２の一時保持手段で保持されている前記マイク
ロプログラムアドレスの一部をデコードするためのデコ
ーダと、前記デコーダの出力に従って前記マイクロプロ
グラムアドレスで指定される前記複数のＲＡＭのアドレ
スに使用済みビットを書込むための書込みゲート手段と
を具備して構成したことを特徴とする使用履歴記憶装置
。