JPS61224362A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPS61224362A JPS61224362A JP60064831A JP6483185A JPS61224362A JP S61224362 A JPS61224362 A JP S61224362A JP 60064831 A JP60064831 A JP 60064831A JP 6483185 A JP6483185 A JP 6483185A JP S61224362 A JPS61224362 A JP S61224362A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- source
- resist pattern
- thin film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は薄膜トランジスタの製造方法に係り、特にフォ
トマスクを用いたアライメントの精度を向上せしめ、素
子特性の優れた薄膜トランジスタを形成する方法に関す
る。
トマスクを用いたアライメントの精度を向上せしめ、素
子特性の優れた薄膜トランジスタを形成する方法に関す
る。
［従来技術およびその問題点］
半導体層としてアモルファスシリコン等を用いた薄膜ト
ランジスタは、ガラス基板のように低廉な大面ＷＡ基板
上に２次元的に集積してアクティブマトリクスにまとめ
られ、これと液晶のような光学的活性物質とを組み合わ
せてパネル形ディスプレイを実現する等、近年注目を集
めているデバイスである。
ランジスタは、ガラス基板のように低廉な大面ＷＡ基板
上に２次元的に集積してアクティブマトリクスにまとめ
られ、これと液晶のような光学的活性物質とを組み合わ
せてパネル形ディスプレイを実現する等、近年注目を集
めているデバイスである。
薄膜トランジスタの素子構造の代表例としては、
１第４図に示す如くゲート電極１００とソースおよびド
レイン電極１０１．１０２とが半導体ｌｌ１１０３の同
一面側にあるコプラナ（Ｃｏｐ ｌ ａｎａｒ）形と、
第５図に示す如くゲート電極２００とソースおよびドレ
イン電極２０１．２０２とが半導体層１１９２０３の異
なる側にあるスタガ（ｓｔａｇｇｅｒ）形とがある。
１第４図に示す如くゲート電極１００とソースおよびド
レイン電極１０１．１０２とが半導体ｌｌ１１０３の同
一面側にあるコプラナ（Ｃｏｐ ｌ ａｎａｒ）形と、
第５図に示す如くゲート電極２００とソースおよびドレ
イン電極２０１．２０２とが半導体層１１９２０３の異
なる側にあるスタガ（ｓｔａｇｇｅｒ）形とがある。
スタガ形では、電極金属を２回に分けて堆積、パターニ
ングする必要があるのでコプラナ形よりも製造工程が複
雑になる。しかし半導体薄膜層と絶縁体層とを連続的に
形成できるので、この界面の電気的特性が優れ、したが
ってトランジスタ特性が良好であることが多い。
ングする必要があるのでコプラナ形よりも製造工程が複
雑になる。しかし半導体薄膜層と絶縁体層とを連続的に
形成できるので、この界面の電気的特性が優れ、したが
ってトランジスタ特性が良好であることが多い。
従来このスタガ形の薄膜トランジスタは、例えば、ガラ
ス基板２０４上にゲート電極２００を形成し、この上に
ＣＶＤ法などによってゲート絶縁１１２０５を形成した
後続いて半導体活性層としてのアモルファス９９３２１
層２０３、オーミック接触形成層としてのアモルファス
シリコンｎ＋隔（図示せず）を堆積し、最後にソース電
極２０１およびドレイン電極２０２を形成することによ
って作成されている。このソース・ドレイン電極のパタ
ーニングに際して、ソースおよびドレイン電極の端縁が
ゲート電極の端縁の外方にあると、チャネルができない
部分が生じて該トランジスタはオフのままであり、内方
にくるとソース・ドレイン電極がゲート電極とオーバラ
ップするため、両者の間の結合容量が増大して応答速度
が遅くなるという問題があった。
ス基板２０４上にゲート電極２００を形成し、この上に
ＣＶＤ法などによってゲート絶縁１１２０５を形成した
後続いて半導体活性層としてのアモルファス９９３２１
層２０３、オーミック接触形成層としてのアモルファス
シリコンｎ＋隔（図示せず）を堆積し、最後にソース電
極２０１およびドレイン電極２０２を形成することによ
って作成されている。このソース・ドレイン電極のパタ
ーニングに際して、ソースおよびドレイン電極の端縁が
ゲート電極の端縁の外方にあると、チャネルができない
部分が生じて該トランジスタはオフのままであり、内方
にくるとソース・ドレイン電極がゲート電極とオーバラ
ップするため、両者の間の結合容量が増大して応答速度
が遅くなるという問題があった。
これらの問題を解決するため、セルフアライメントを用
いたパターン形成方法が提案されてはいるが、依然とし
て上述の如き問題を残していた。
いたパターン形成方法が提案されてはいるが、依然とし
て上述の如き問題を残していた。
本発明は、前記実情に鑑みてなされたもので、多数のフ
ォトマスクによるアライメント工数を低減し、製造工程
の簡略化をはかりつつ、ゲート電極とソース・ドレイン
電極のオーバラップによる寄生各社を減少させ、応答速
度が速く良好に作動するトランジスタ特性の優れた薄膜
トランジスタを提供することを目的とする。
ォトマスクによるアライメント工数を低減し、製造工程
の簡略化をはかりつつ、ゲート電極とソース・ドレイン
電極のオーバラップによる寄生各社を減少させ、応答速
度が速く良好に作動するトランジスタ特性の優れた薄膜
トランジスタを提供することを目的とする。
［問題点を解決するための手段］
そこで本発明では、透光性の絶縁基板上に、ソース・ド
レイン電極およびオーミック接触形成層を形成し、その
上層に活性半導体層としてのアモルファス半導体層、ゲ
ート絶縁膜を順次積層した後、更に、ポジ型のレジスト
膜を形成し基板の裏面側から露光することにより、ソー
ス・ドレイン電極に対応する位置にのみレジストパター
ンを形成し、該レジストパターン上に導体層を形成した
後、該レジストパターンを除去することによりゲート電
極を形成しくリフトオフ）、最後に素子分離を行なうよ
うにしている。
レイン電極およびオーミック接触形成層を形成し、その
上層に活性半導体層としてのアモルファス半導体層、ゲ
ート絶縁膜を順次積層した後、更に、ポジ型のレジスト
膜を形成し基板の裏面側から露光することにより、ソー
ス・ドレイン電極に対応する位置にのみレジストパター
ンを形成し、該レジストパターン上に導体層を形成した
後、該レジストパターンを除去することによりゲート電
極を形成しくリフトオフ）、最後に素子分離を行なうよ
うにしている。
［作用］
すなわち、例え、ばまず、透光性の絶縁基板上に、ソー
ス・ドレイン電極形成用の導体層、オーミック接触形成
用の半導体層を積層せしめ、フォトリソ法によりレジス
トパターンを形成する。
ス・ドレイン電極形成用の導体層、オーミック接触形成
用の半導体層を積層せしめ、フォトリソ法によりレジス
トパターンを形成する。
そしてこのレジストパターンをマスクとして、前記オー
ミック接触形成層および導体層を順次選択的に除去しソ
ース・ドレイン電極およびオーミック接触形成層のパタ
ーン形成を行なう。
ミック接触形成層および導体層を順次選択的に除去しソ
ース・ドレイン電極およびオーミック接触形成層のパタ
ーン形成を行なう。
続いて、活性層としてのアモルファス半導体層およびゲ
ート絶縁膜を積層した後更に、ポジ型のレジスト膜を形
成し、基板の裏面側から露光することによりソース・ド
レイン電極に相当する位置にレジストパターンを形成す
る。ここで、マスクアライメントを必要とすることなく
、ソース・ドレイン電極そのものを遮光層として用いる
セルフアライメント効果により、ソース・ドレイン電極
に整合するレジストパターンの形成が可能となるわけで
ある。
ート絶縁膜を積層した後更に、ポジ型のレジスト膜を形
成し、基板の裏面側から露光することによりソース・ド
レイン電極に相当する位置にレジストパターンを形成す
る。ここで、マスクアライメントを必要とすることなく
、ソース・ドレイン電極そのものを遮光層として用いる
セルフアライメント効果により、ソース・ドレイン電極
に整合するレジストパターンの形成が可能となるわけで
ある。
この後、このレジストパターン上に、ゲート電極形成用
の導体層を積層した後、該レジストパターンを剥離する
ことにより、ソース・ドレイン電極の内縁に、その外縁
が整合するゲート電極が形成され得る。
の導体層を積層した後、該レジストパターンを剥離する
ことにより、ソース・ドレイン電極の内縁に、その外縁
が整合するゲート電極が形成され得る。
このようにして、高精度のマスクアライメントを必要と
することなく、極めて容易に、奇生各社もほとんどない
上、応答速度が速くトランジスタ特性の良好な薄膜トラ
ンジスタが形成される。
することなく、極めて容易に、奇生各社もほとんどない
上、応答速度が速くトランジスタ特性の良好な薄膜トラ
ンジスタが形成される。
［実施例］
以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。
に説明する。
第１図（ａ）乃至（ｈ）は、本発明実施例の薄膜トラン
ジスタの製造工程を示す図である。
ジスタの製造工程を示す図である。
まず、第１図（ａ）に示す如く、透光性のガラス基板１
上に蒸着法により膜厚的１００ＯＡのクロム薄ｗＡ２を
形成する。
上に蒸着法により膜厚的１００ＯＡのクロム薄ｗＡ２を
形成する。
次いで、第１図（ｂ）に示す如く、オーミック接触形成
用の半導体層として、プラズマＣＶＤ法により、膜厚２
００〜５００Ａのリンドープされたアモルファスシリコ
ン層３を堆積し、続いてレジストを塗布し、フォトリソ
法により第１のレジストパターン４を形成する。
用の半導体層として、プラズマＣＶＤ法により、膜厚２
００〜５００Ａのリンドープされたアモルファスシリコ
ン層３を堆積し、続いてレジストを塗布し、フォトリソ
法により第１のレジストパターン４を形成する。
そして、この第１のレジストパターン４をマスクとして
前記リンドープされたアモルファスシリコン層３および
クロム薄膜を選択的にエツチング除去し、更に、第１図
（Ｃ）に示す如く、該第１のレジストパターン４を除去
することにより、ソース電極５、ドレイン電極６、オー
ミック接触形成１１３’を得る。
前記リンドープされたアモルファスシリコン層３および
クロム薄膜を選択的にエツチング除去し、更に、第１図
（Ｃ）に示す如く、該第１のレジストパターン４を除去
することにより、ソース電極５、ドレイン電極６、オー
ミック接触形成１１３’を得る。
この後、第１図（ｄ）に示す如く、プラズマＣＶＤ法に
より、膜厚１００〜５００Ａの活性層としてのアモルフ
ァスシリコン層７を堆積する。
より、膜厚１００〜５００Ａの活性層としてのアモルフ
ァスシリコン層７を堆積する。
（＠膜温度は２００〜３００℃）
続いて、第１図（ｅ）に示す如く、プラズマＣＶＤ法に
より、ゲート絶縁膜としての酸化シリコン層８を堆積す
る。この酸化シリコン膜８の膜厚は１０００〜５０００
Ａとし、着膜温度は、下層のアモルファスシリコン層の
劣化を生じないように３５０℃以下とする。
より、ゲート絶縁膜としての酸化シリコン層８を堆積す
る。この酸化シリコン膜８の膜厚は１０００〜５０００
Ａとし、着膜温度は、下層のアモルファスシリコン層の
劣化を生じないように３５０℃以下とする。
更に、この上層にポジ型のフォトレジスト９を膜厚的１
μｍとなるように塗布し、第１図（ｆ）に示す如く、基
板１側から光照射りを行なうことにより、ソース・ドレ
イン電極５．６が遮光体として作用し、現像すると、こ
のソース・ドレイン電極に対応する位置に第２のレジス
トパターン９′が形成される。
μｍとなるように塗布し、第１図（ｆ）に示す如く、基
板１側から光照射りを行なうことにより、ソース・ドレ
イン電極５．６が遮光体として作用し、現像すると、こ
のソース・ドレイン電極に対応する位置に第２のレジス
トパターン９′が形成される。
このようにして形成された第２のレジストパターン９′
上に、第１図（Ｇｌ）に示す如くゲート電極形成用のり
Ｏム１ｌｌ１１０を蒸着法により膜厚１０００Ａとなる
ように形成する。
上に、第１図（Ｇｌ）に示す如くゲート電極形成用のり
Ｏム１ｌｌ１１０を蒸着法により膜厚１０００Ａとなる
ように形成する。
最後に、該第２のレジストパターン９′を剥離しリフト
オフすることにより、ゲート電極１０′が得られる。そ
して更に適当なフォトマスクを用いてトランジスタ部分
のみを分離することにより、第１図（ｈ）に示す如く、
薄膜トランジスタが完成する。このとき、ソース・ドレ
イン電極の外縁に対応する位置で分離するのが望ましい
。
オフすることにより、ゲート電極１０′が得られる。そ
して更に適当なフォトマスクを用いてトランジスタ部分
のみを分離することにより、第１図（ｈ）に示す如く、
薄膜トランジスタが完成する。このとき、ソース・ドレ
イン電極の外縁に対応する位置で分離するのが望ましい
。
これより外側で分離されると第２図に示す如く、前記ク
ロム＊ｓｉが残留するため、この残留物Ｒを除去する工
程を付加しなければならない。
ロム＊ｓｉが残留するため、この残留物Ｒを除去する工
程を付加しなければならない。
この方法によれば、３回のフォトリソ工程ですみ、うち
フォトマスクは２枚使用するだけでよい上、＾精度のマ
スクアライメントは全く不要であり、トランジスタ特性
の良好な薄膜トランジスタが再現性良く、かつ極めて容
易に形成される。
フォトマスクは２枚使用するだけでよい上、＾精度のマ
スクアライメントは全く不要であり、トランジスタ特性
の良好な薄膜トランジスタが再現性良く、かつ極めて容
易に形成される。
なお、実施例では、ソース・ドレイン電極のパターン形
成とオーミック接触形成層のパターン形成とを同一の７
オトリソエツチングエ程、すなわち、同一のレジストパ
ターンを用いて行なったが、別々の７オトリソエツチン
グエ程で行なうようにしてもよい。
成とオーミック接触形成層のパターン形成とを同一の７
オトリソエツチングエ程、すなわち、同一のレジストパ
ターンを用いて行なったが、別々の７オトリソエツチン
グエ程で行なうようにしてもよい。
すなわち、第３図（ａ）に示す如く、透光性のガラス基
板１上にソース・ドレイン電極形成用のクロム薄膜２を
形成した後、フォトリソ法により、第１のレジストパタ
ーン１１を形成し、この第１のレジストパターン１１を
マスクとして該クロム薄膜を選択的に除去することによ
りソース・ドレイン電極５．６のパターン形成を行なう
。
板１上にソース・ドレイン電極形成用のクロム薄膜２を
形成した後、フォトリソ法により、第１のレジストパタ
ーン１１を形成し、この第１のレジストパターン１１を
マスクとして該クロム薄膜を選択的に除去することによ
りソース・ドレイン電極５．６のパターン形成を行なう
。
この後、第１のレジストパターン１１を除去し、オーミ
ック接触形成用のリンドープされたアモルファスシリコ
ン層３を堆積する。そして、更に、この上層にポジ型の
レジスト１２を塗布し、第３図（ｂ）に示す如く、基板
側から光照射することにより該ソース・ドレイン電極に
整合する第２のレジストパターン１２′を形成する。
ック接触形成用のリンドープされたアモルファスシリコ
ン層３を堆積する。そして、更に、この上層にポジ型の
レジスト１２を塗布し、第３図（ｂ）に示す如く、基板
側から光照射することにより該ソース・ドレイン電極に
整合する第２のレジストパターン１２′を形成する。
そして、この第２のレジストパターン１２′をマスクと
して前記リンドープされたアモルファスシリコン［１３
を選択的にエツチング除去し、第３図（Ｃ）に示す如く
、オーミック接触形成層３′のパターンを得る。
して前記リンドープされたアモルファスシリコン［１３
を選択的にエツチング除去し、第３図（Ｃ）に示す如く
、オーミック接触形成層３′のパターンを得る。
後は、第１図（ｄ）以下に示す工程と同様である。
また、実施例では、電極層としてクロム薄膜を用いたが
ニクロム、モリブデン、アルミニウム等、他の導体層を
用いても良いことはいうまでもない。
ニクロム、モリブデン、アルミニウム等、他の導体層を
用いても良いことはいうまでもない。
更に、ゲート絶縁膜としても、酸化シリコンの他、窒化
シリコン等の使用も可能であるが、活性層の上層に積層
せしめられるため、活性層の劣化を生じないような低温
プロセスによって着膜することが大切である。
シリコン等の使用も可能であるが、活性層の上層に積層
せしめられるため、活性層の劣化を生じないような低温
プロセスによって着膜することが大切である。
［効果］
以上説明してきたように、本発明によれば、基板の裏面
側からの露光によるセルフアライメント効果を利用し、
ソース・ドレイン電極に対応する位置にレジストパター
ンを形成し、このレジストパターンを用いたリフトオフ
工程により、最上層に形成されるゲート電極のパターン
形成を行なうようにしているため、高い精度を要求され
るフライメント工程を全く必要とせず、極めて容易に、
ソース・ドレイン電極の内縁とゲート電極の外縁とが整
合するＷＩｍトランジスタが再現性良く形成され得、こ
のようにして形成された薄膜トランジスタは、ソース・
ドレイン電極とゲート電極とのオーバラップによる寄生
客員もなく、応答速度が速く、良好なトランジスタ特性
を有するものとなっている。
側からの露光によるセルフアライメント効果を利用し、
ソース・ドレイン電極に対応する位置にレジストパター
ンを形成し、このレジストパターンを用いたリフトオフ
工程により、最上層に形成されるゲート電極のパターン
形成を行なうようにしているため、高い精度を要求され
るフライメント工程を全く必要とせず、極めて容易に、
ソース・ドレイン電極の内縁とゲート電極の外縁とが整
合するＷＩｍトランジスタが再現性良く形成され得、こ
のようにして形成された薄膜トランジスタは、ソース・
ドレイン電極とゲート電極とのオーバラップによる寄生
客員もなく、応答速度が速く、良好なトランジスタ特性
を有するものとなっている。
第１図（ａ）乃至（ｈ）は、本発明実施例の薄膜トラン
ジスタの製造工程図、第２図は同工程において素子分離
位置がずれた場合の状態説明図、第３図（ａ）乃至（Ｃ
）は、同工程の１部変形例を示す図、第４図および第５
図は、従来の薄膜トランジスタの構造例を示す図である
。 １・・・ガラス基板、２・・・クロム薄膜、３・・・リ
ンドープされたアモルファスシリコン層、３′・・・オ
ーミック接触形成層、４・・・第１のレジストパターン
、５・・・ソース電極、６・・・ドレイン電極、７・・
・アモルファスシリコンｌｌ（活性層）、８・・・酸化
シリコンＩＩ（ゲート絶縁１１）、９・・・ポジ形のフ
ォトレジスト、９′・・・第２のレジストパターン、１
０・・・クロム薄膜、１０′・・・ゲート電極、１１・
・・第１のレジストパターン、１２′・・・第２のレジ
ストパターン、１００・・・ゲート電極、１０１・・・
ソース電極、１０２・・・ドレイン電極、２００・・・
ゲート電極、２０１・・・ソース電極、２０２・・・ド
レイン電極、２０３・・・半導体１１１１（活性層）、
２０４・・・ガラス基板、２０５・・・ゲート絶縁膜。 第３図（ａ） 第３図（ｂ） 第３図忙） 第４図 第５図
ジスタの製造工程図、第２図は同工程において素子分離
位置がずれた場合の状態説明図、第３図（ａ）乃至（Ｃ
）は、同工程の１部変形例を示す図、第４図および第５
図は、従来の薄膜トランジスタの構造例を示す図である
。 １・・・ガラス基板、２・・・クロム薄膜、３・・・リ
ンドープされたアモルファスシリコン層、３′・・・オ
ーミック接触形成層、４・・・第１のレジストパターン
、５・・・ソース電極、６・・・ドレイン電極、７・・
・アモルファスシリコンｌｌ（活性層）、８・・・酸化
シリコンＩＩ（ゲート絶縁１１）、９・・・ポジ形のフ
ォトレジスト、９′・・・第２のレジストパターン、１
０・・・クロム薄膜、１０′・・・ゲート電極、１１・
・・第１のレジストパターン、１２′・・・第２のレジ
ストパターン、１００・・・ゲート電極、１０１・・・
ソース電極、１０２・・・ドレイン電極、２００・・・
ゲート電極、２０１・・・ソース電極、２０２・・・ド
レイン電極、２０３・・・半導体１１１１（活性層）、
２０４・・・ガラス基板、２０５・・・ゲート絶縁膜。 第３図（ａ） 第３図（ｂ） 第３図忙） 第４図 第５図
Claims (1)
- 【特許請求の範囲】 透光性の絶縁基板上にソース・ドレイン電極およびオ
ーミック接触形成層を順次積層する工程と、次いで、基
板表面全体に活性半導体層としてのアモルファス半導体
層、ゲート絶縁膜を順次積層する工程と、 ポジ型のレジストを塗布し、基板側から露光することに
より、前記ソース・ドレイン電極自体を遮光層として用
い、これらに対応する位置にレジストパターンを形成す
る工程と、 該レジストパターン上に導体層を形成しリフトオフする
ことによりゲート電極を形成する工程とを含むことを特
徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064831A JPS61224362A (ja) | 1985-03-28 | 1985-03-28 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064831A JPS61224362A (ja) | 1985-03-28 | 1985-03-28 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61224362A true JPS61224362A (ja) | 1986-10-06 |
Family
ID=13269582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60064831A Pending JPS61224362A (ja) | 1985-03-28 | 1985-03-28 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61224362A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230376A (ja) * | 1985-07-31 | 1987-02-09 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| US4945067A (en) * | 1988-09-16 | 1990-07-31 | Xerox Corporation | Intra-gate offset high voltage thin film transistor with misalignment immunity and method of its fabrication |
| US5605845A (en) * | 1993-12-20 | 1997-02-25 | U.S. Philips Corporation | Manufacture of electronic devices comprising thin-film transistors having self-aligned plural gates |
-
1985
- 1985-03-28 JP JP60064831A patent/JPS61224362A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230376A (ja) * | 1985-07-31 | 1987-02-09 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| US4945067A (en) * | 1988-09-16 | 1990-07-31 | Xerox Corporation | Intra-gate offset high voltage thin film transistor with misalignment immunity and method of its fabrication |
| US5605845A (en) * | 1993-12-20 | 1997-02-25 | U.S. Philips Corporation | Manufacture of electronic devices comprising thin-film transistors having self-aligned plural gates |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109166865B (zh) | 阵列基板及其制造方法、显示面板 | |
| US5391507A (en) | Lift-off fabrication method for self-aligned thin film transistors | |
| JPH0553147A (ja) | 液晶表示装置およびその製造方法 | |
| CN108231595A (zh) | 薄膜晶体管及其制备方法、阵列基板、显示装置 | |
| KR100325072B1 (ko) | 고개구율및고투과율액정표시장치의제조방법 | |
| US4599246A (en) | Method of producing liquid-crystal display device | |
| CN111341794A (zh) | 显示面板、阵列基板及其制作方法 | |
| CN107946368A (zh) | 顶栅型薄膜晶体管的制作方法及顶栅型薄膜晶体管 | |
| JP2678044B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JPS61225869A (ja) | 薄膜トランジスタ装置とその製造方法 | |
| US20050148123A1 (en) | Method for fabricating self-aligned thin-film transistor | |
| JPS60103677A (ja) | 薄膜トランジスタの製造方法 | |
| KR100623982B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법 | |
| JPH0824185B2 (ja) | 薄膜トランジスタ装置とその製造方法 | |
| JPS61224362A (ja) | 薄膜トランジスタの製造方法 | |
| JPH059941B2 (ja) | ||
| CN109037151B (zh) | 一种阵列基板的制备方法 | |
| JPH0612780B2 (ja) | 薄膜トランジスタアレイの製造法 | |
| JPS6042868A (ja) | 非晶質シリコン薄膜電界効果トランジスタの製造方法 | |
| JPS61191072A (ja) | 薄膜トランジスタとその製造方法 | |
| JPS6266664A (ja) | 駆動回路基板 | |
| JPS6347981A (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR100193650B1 (ko) | 액정 표시 소자의 박막 트랜지스터 제조방법 | |
| JPS61224363A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH03233938A (ja) | 薄膜トランジスタの製造方法 |