JPS6042868A - 非晶質シリコン薄膜電界効果トランジスタの製造方法 - Google Patents
非晶質シリコン薄膜電界効果トランジスタの製造方法Info
- Publication number
- JPS6042868A JPS6042868A JP58151250A JP15125083A JPS6042868A JP S6042868 A JPS6042868 A JP S6042868A JP 58151250 A JP58151250 A JP 58151250A JP 15125083 A JP15125083 A JP 15125083A JP S6042868 A JPS6042868 A JP S6042868A
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- JP
- Japan
- Prior art keywords
- amorphous silicon
- thin film
- manufacturing
- conductive
- silicon film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、非晶質シリコン薄膜電界効果トランジスタ（
ａ−８ｉＴＰＴ）の製造方法に関する。
ａ−８ｉＴＰＴ）の製造方法に関する。
従来例の構成とその問題点
ａ−８ｉＴＦＴは、大面積の表示装置の駆動回路などへ
の応用が期待されている。
の応用が期待されている。
しかし、従来のａ−８ｉＴＦＴでは、スイ・ノチング動
作速度が遅いため、動作速度を速くするために、実効ゲ
ート長をさらに短かくする必要がある。壕だ、開口率を
良くするために、ａ−３ｉＴＰＴを、微細化する必要が
ある０ 第１図は、従来の製造方法で作られたａ−３ｉＴＦＴ
の断面図である。図示のａ−３ｉＴＦＴは、ガラス支持
板１の表面にゲート電極２を形成し、その上にゲート絶
縁膜３および活性層となる非晶質シリコン層４を形成す
る。そして非晶質シリコン層４を選択エッチしてパター
ン形成する。その上に、計非晶質シリコンを被着し選択
エッチを行ってソース領域６とドレイン領域６を形成し
、ソース領域５、ドレイン領域６それぞれにＡ４配線７
．８を形成する０しかし、この場合Ａｌ配線７゜８を形
成する際には、その下のｎ＋非晶質シリコンによるソー
ス領域６、ドレイン領域６に精度よく合わせる必要があ
る。また、ソース領域６、ドレイン領域６、はマスク合
せ余裕を考えてＡｌ配線７，８に比べて大きく形成する
必要があり、ａ−８ｉＴＦＴの面積の拡大が避けられな
い。
作速度が遅いため、動作速度を速くするために、実効ゲ
ート長をさらに短かくする必要がある。壕だ、開口率を
良くするために、ａ−３ｉＴＰＴを、微細化する必要が
ある０ 第１図は、従来の製造方法で作られたａ−３ｉＴＦＴ
の断面図である。図示のａ−３ｉＴＦＴは、ガラス支持
板１の表面にゲート電極２を形成し、その上にゲート絶
縁膜３および活性層となる非晶質シリコン層４を形成す
る。そして非晶質シリコン層４を選択エッチしてパター
ン形成する。その上に、計非晶質シリコンを被着し選択
エッチを行ってソース領域６とドレイン領域６を形成し
、ソース領域５、ドレイン領域６それぞれにＡ４配線７
．８を形成する０しかし、この場合Ａｌ配線７゜８を形
成する際には、その下のｎ＋非晶質シリコンによるソー
ス領域６、ドレイン領域６に精度よく合わせる必要があ
る。また、ソース領域６、ドレイン領域６、はマスク合
せ余裕を考えてＡｌ配線７，８に比べて大きく形成する
必要があり、ａ−８ｉＴＦＴの面積の拡大が避けられな
い。
発明の目的
本発明は、前記の問題点を解消し、高集積化が可能なａ
−８ｉＴＦＴの製造方法を提供することを目的とする。
−８ｉＴＦＴの製造方法を提供することを目的とする。
発明の構成
本発明のａ−８ｉＴＦＴの製造方法は、ソース領域およ
びドレイン領域への金属配線パターンをマスクとして、
非晶質シリコンをエツチングしてソース領域およびドレ
イン領域を形成することを特徴としている。
びドレイン領域への金属配線パターンをマスクとして、
非晶質シリコンをエツチングしてソース領域およびドレ
イン領域を形成することを特徴としている。
実施例の説明
以下、図面を用いて、本発明に係るａ−８ｉＴＦＴの製
造方法の一実施例を詳細に説明する。
造方法の一実施例を詳細に説明する。
先ず、第２図に示すように、ガラス支持板９の表面にゲ
ート電極１ｏを形成する。その上に、プラズスＣＶ Ｄ
（Ｃｈｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ ｉｔ
ｔｏｎ）装置により、絶縁被膜１１、例えば、シリコ
ンナイトライド（８１３Ｎ４）、酸化シリコｙ（Ｓｉ０
２）などを成長させ、さらに、プラズスＣＶＤ装置で非
晶質シリコン被膜１２、ｎ型非晶質シリコン被膜１３を
順次形成する（第３図）。次に、第４図に示すように、
ｎ型非晶質シリコン被膜１３と非晶質シリコン被膜１２
を同じマスクで、エツチングして、ａ、−８ｉＴＦＴり
乱樵賊を島加將せる。この後、リース領域配線１４ドレ
イン領域配線１５、およびその細配線をＡｌを形成する
。次に、ソース領域およびドレイン、領域の配線１４．
１５をマスクとして、ｎ型非晶質シリコン被膜１３をエ
ツチングしてソース領域１６、ドレイン領域１７を形成
する（第６図）。
ート電極１ｏを形成する。その上に、プラズスＣＶ Ｄ
（Ｃｈｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓ ｉｔ
ｔｏｎ）装置により、絶縁被膜１１、例えば、シリコ
ンナイトライド（８１３Ｎ４）、酸化シリコｙ（Ｓｉ０
２）などを成長させ、さらに、プラズスＣＶＤ装置で非
晶質シリコン被膜１２、ｎ型非晶質シリコン被膜１３を
順次形成する（第３図）。次に、第４図に示すように、
ｎ型非晶質シリコン被膜１３と非晶質シリコン被膜１２
を同じマスクで、エツチングして、ａ、−８ｉＴＦＴり
乱樵賊を島加將せる。この後、リース領域配線１４ドレ
イン領域配線１５、およびその細配線をＡｌを形成する
。次に、ソース領域およびドレイン、領域の配線１４．
１５をマスクとして、ｎ型非晶質シリコン被膜１３をエ
ツチングしてソース領域１６、ドレイン領域１７を形成
する（第６図）。
発明の効果
上述の説明から明らかなように、本発明のａ−３ｔＴ
Ｆ ＴＱ■口麩１、金属配線パターンをマスクとしたセ
ルコアライン法で、ｎ＋非晶質シリコン被膜をエツチン
グしてソース領域およびドレイン領域を形成するため、
従来のａ−：５ｉＴＦＴの製造方法に比べてマスクが一
枚出来る。そのため、本発明ではｎ＋非晶質シリコンの
ソース領域ドレイン領域の面積を小さくすることが可能
となり、ＴＦＴの高集積化を実現出来る０
Ｆ ＴＱ■口麩１、金属配線パターンをマスクとしたセ
ルコアライン法で、ｎ＋非晶質シリコン被膜をエツチン
グしてソース領域およびドレイン領域を形成するため、
従来のａ−：５ｉＴＦＴの製造方法に比べてマスクが一
枚出来る。そのため、本発明ではｎ＋非晶質シリコンの
ソース領域ドレイン領域の面積を小さくすることが可能
となり、ＴＦＴの高集積化を実現出来る０
第１図は、従来の製造方法で作られたａ−８ｉＴＦＴの
断面図、第２図〜第６図は、本発明の一実施例を示す工
程断面図である。 ９・・・・・・ガラス支持板、１ｏ・・・・・・ゲート
電極、１１・・・・・・絶縁被膜、１２・・・・・・非
晶質シリコン被膜、１３・・・・・ｎ＋ 非晶質シリコ
ン、１４・・・・・・ソース領域Ａｌ配線、１６・・・
・・・ドレイン領域Ａｌ 配線、１６・・・・・・ソー
ス領域、１７・・・・・・ドレイン領域０代理人の氏名
弁理士 中 尾 敏 男 ほか１名第１図 第２図 ０ 第３図 第４図 第５図
断面図、第２図〜第６図は、本発明の一実施例を示す工
程断面図である。 ９・・・・・・ガラス支持板、１ｏ・・・・・・ゲート
電極、１１・・・・・・絶縁被膜、１２・・・・・・非
晶質シリコン被膜、１３・・・・・ｎ＋ 非晶質シリコ
ン、１４・・・・・・ソース領域Ａｌ配線、１６・・・
・・・ドレイン領域Ａｌ 配線、１６・・・・・・ソー
ス領域、１７・・・・・・ドレイン領域０代理人の氏名
弁理士 中 尾 敏 男 ほか１名第１図 第２図 ０ 第３図 第４図 第５図
Claims (1)
- 少くとも表層が絶縁物からなる支持板の上にゲート電極
を形成する工程と、前記ゲート電極の上から前記支持板
の上に絶縁性薄膜、活性層となる非晶質シリコン膜およ
び導電性非晶質シリコン膜を順次形成する工程と、前記
非晶質シリコン膜および導電性非晶質シリコン膜を同一
のマスクを用いて選択エツチングを行い島領域を形成す
る工程と、前記導電性非晶質シリコン膜の上に導電性薄
膜を選択的に形成する工程と、前記導電性薄膜をマスク
として前記導電性非晶質シリコン膜をエッチ７グして、
ソース領域およびドレイン領域を形成する工程とを含む
ことを特徴とする非晶質シリコン薄膜電界効果トランジ
スタの製造゛方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151250A JPS6042868A (ja) | 1983-08-18 | 1983-08-18 | 非晶質シリコン薄膜電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151250A JPS6042868A (ja) | 1983-08-18 | 1983-08-18 | 非晶質シリコン薄膜電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6042868A true JPS6042868A (ja) | 1985-03-07 |
Family
ID=15514550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58151250A Pending JPS6042868A (ja) | 1983-08-18 | 1983-08-18 | 非晶質シリコン薄膜電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042868A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128566A (ja) * | 1985-11-29 | 1987-06-10 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
| JPH01161869A (ja) * | 1987-12-18 | 1989-06-26 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタの製造方法 |
| JPH029135A (ja) * | 1988-06-28 | 1990-01-12 | Matsushita Electric Ind Co Ltd | 非晶質シリコンの選択エッチング方法及び薄膜トランジスタアレーの製造方法 |
| JPH02281633A (ja) * | 1989-04-21 | 1990-11-19 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| JPH05218083A (ja) * | 1991-08-27 | 1993-08-27 | Gold Star Co Ltd | 薄膜トランジスタの製造方法 |
| US5306082A (en) * | 1992-06-12 | 1994-04-26 | James Karlin | Appliance doors and panels |
| KR100300165B1 (ko) * | 1998-08-05 | 2001-09-29 | 마찌다 가쯔히꼬 | 반도체장치의 제조방법 |
| US6653216B1 (en) | 1998-06-08 | 2003-11-25 | Casio Computer Co., Ltd. | Transparent electrode forming apparatus and method of fabricating active matrix substrate |
-
1983
- 1983-08-18 JP JP58151250A patent/JPS6042868A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62128566A (ja) * | 1985-11-29 | 1987-06-10 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
| JPH01161869A (ja) * | 1987-12-18 | 1989-06-26 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタの製造方法 |
| JPH029135A (ja) * | 1988-06-28 | 1990-01-12 | Matsushita Electric Ind Co Ltd | 非晶質シリコンの選択エッチング方法及び薄膜トランジスタアレーの製造方法 |
| JPH02281633A (ja) * | 1989-04-21 | 1990-11-19 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| JPH05218083A (ja) * | 1991-08-27 | 1993-08-27 | Gold Star Co Ltd | 薄膜トランジスタの製造方法 |
| US5306082A (en) * | 1992-06-12 | 1994-04-26 | James Karlin | Appliance doors and panels |
| US6653216B1 (en) | 1998-06-08 | 2003-11-25 | Casio Computer Co., Ltd. | Transparent electrode forming apparatus and method of fabricating active matrix substrate |
| KR100300165B1 (ko) * | 1998-08-05 | 2001-09-29 | 마찌다 가쯔히꼬 | 반도체장치의 제조방법 |
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