JPS61224681A - 画像記憶装置の制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、構成の異なる複数の半導体記憶素子を備え
た画像記憶装置の制御回路に関する。

〔発明の技術的背景とその問題点〕

従来、構成の異なる複数の半導体記憶素子（以下メモリ
と称す）を備えた画像記憶装置を制御するには、各メモ
リそれぞれに、アドレス設定、動作設定等を行なうため
のメモリ制御回路を必要とし、またメモリに書込み、読
出す信号の速度が、メモリのサイクルタイムより速い場
合には、信号をパラレル信号に変換して書込み、また読
出してから再びシリアル信号に戻す操作が必要となるが
、そのためのＳ／Ｐ　−Ｐ／８変換器（直列→並列変換
器ンが各メモリにそれぞれ必要となりていた。

例えば、このような画像記憶装置を家庭用ビデオテープ
レコーダ（以下ＶＴＲと称す）と組合せ、その再生信号
を第４図に示すような構成のランダムアクセスメモリ（
ＲＡＭ）に１フィールド分書込み、そこから連続的に読
出してテレビジョン受像機に供給し、また別に例えば第
５図に示すようなリードオンリーメモリ（ｉ（ＯＭ）−
ｉ備え、そこから別の画像、文字等の情報を読出して、
テレビジョン受像機に加えて映出させようとする場合、
第６図に示すような回路構成にする必要があった。

すなわち、カラー映像信号を複合映像信号のまま、デジ
タル信号に変換する場合、Ａ／Ｄ変換器１のサンプリン
グ周波数として、色副搬送周波数ｆｓｃの整数倍に選ぶ
のが普通で、例えば３倍の３ｆｓｃに選ばれる。したが
ってそのサンプリング周期は９３ｎｓとなる。一方通常
の凡Ａｆｌｄ２はそのサイクルタイムが２２０ｎｓ程度
であり、そのままではＲＡ　Ｍ　１に書込み、また読出
すことができない。そこでＳ／Ｐ　、　Ｐ／Ｓ変換器３
によって例えば３データずつ並列信号に変換し、データ
の周期を２８０ｎＳ　にして書込むようにしている。デ
ジタル映像信号の１データのビット数を８とすれば１度
に８Ｘ３＝２４ビツトのデータが書込まれることになり
、またｌフィールドの映像信号を書込むために、Ｒ，Ａ
Ｍ２としては６４ＫＸ４の容ｔのものが６個必要となる
。さらに読出し時には、８／Ｐ　−Ｐ／Ｓ変換器３によ
って再びシリアル信号に変換され、Ｄ／Ａ変換器４でア
ナログ信号に変えられる。

このような、んΦ変換器１．几ＡＭ２．Ｓ／Ｐ・Ｐ／Ｓ
変換器３．Ｄ／Ａ変換器４の動作を制御するためにメモ
リ制御回路５が設けられている。すなわちメモリ制御回
路５には、色副搬送波信号を逓倍回路６で例えば６逓倍
した５ｆｓｃの信号がマスタークロックとして加えられ
、それを基にして、Ａ／Ｄ変換器１．Ｄ／Ａ変換器４用
の３ｆｓｃのサンプルクロックの他、簀込み読出し回路
７と相成りて、几ＡＭ２の動作を設定するための書込み
信号レスを設定するためのロウアドレスストローブ信号
（１（、Ａｓ）、カラムアドレスストローブ信号（ＣＡ
Ｓ）を出力する。またメモリ制＃回路５は、マスタクロ
ックより作られるｆｓｃの周波数を有するアドレスクロ
ックをカウントするアドレスカウンタを有し、その１直
がル人Ｓ、ＣＡ８によって、ＲＡＭ２内に読込まれ、ア
ドレス設定が行なわれるものである。

一方他の情報信号は、３２ＫＸ８の容量のもの６個で構
成されたＲＩＯＭに書込まれており、データとしては１
データ８ピツトでそれが３データずつ並列信号に変換さ
れたものである。したがって読出された信号はＰ／８変
換器９によってシリアルデータに変換され３ｆｓｃの信
号となｐ　Ｄ／Ａ変換器１０によってアナログ信号に変
換されるものである。

このルＯＭｓ、Ｐ／８変換器９．Ｄ／Ａ変換器１０の動
作の制御も別に設けられたメモリ制御回路１１で行なわ
れるもので、メモリ制御回路１１は、逓倍回路６からマ
スタークロックを受け、Ｐ／Ａ変換器９．Ｄ／Ａ変換器
１０用のクロックを出力し、また書込み読出し制御回路
７と相成って几ＯＭ８の動作を制御する読出し信号（Ｏ
Ｅ）とＲＯＭｇのチップを選択するチップ選択信号（ｃ
ｇ）（で１）を出力する。またメモリ制御回路１１は、
アドレスカウンタ、を有し、ＲＯＭ８のアドレスデータ
を出力する。

各メモリから読出され、アナログ信号に変換された信号
はスイッチ１２の端子ａ、ｂに導かれ、そのスイッチ１
２の切換によってどちらかが選択され、図示しないテレ
ビジョン受像機に供給される。

以上のように、ＲＡＭ２と几ＯＭａを備えた画像記憶装
置を制御するには、それぞれにメモリ制御回路５，１１
とＳ／Ｐ　、　Ｐ／Ｓ変換器３．Ｐ／８変換器９を必要
とするため回路構成が複雑になって好ましくなかった。

〔発明の目的〕

この発明は以上の点に対してなされたもので、メモリ制
御回路と８／Ｐ　、　Ｐ／Ｓ変換器を各メモリで共用で
きようにして、回路構成を簡単にした画像記憶装置の制
御回路を提供することを目的とする〔発明の概要〕 この発明は構成の異なる２つのメモリを制御するＫあた
り、アドレスの設定を各メモリで共通にすることが可能
なように、−芳のメモリのアドレス設定方法を他方のメ
モリのそれに合せ、かつそれぞれのメモリで扱うデータ
の構成を同一にすると共に、それをデータアクセス時間
の長い方のメモリで扱えるものにすることで上記目的を
達成するものである。

〔発明の実施例〕

以下、図面を参照してこの発明の詳細な説明する。

第１図はこの発明の一実施例の回路構成図であり、第５
図と同様、この発明をＶＴＲと組合せた例を示すもので
ある。

第１図において、第５図と同一部分に同一符号を付す。

第１図に示す実施例では、ＲＡＭ２のアドレス設定を几
ＯＭｓのアドレス設定に合わせている。

０　メモリ制御回路２１は逓倍回路６から供給されるマ
スタークロックから各種クロックを作るクロックジェネ
ータ２２を有する。このクロックジェネレータ２２はア
ドレスカラ／り２３にアドレスクロックを出力し、アド
レスカウンタ２３はそれをカウントする。アドレスカウ
ンタ２３は１６ビツトで構成され、その値は、ＲＡＭ２
と几ＯＭ８に共通にアドレスデータとして使用される。

ＲＡＭ　Ｚ用には上位８ビツトと下位８ビツトに分けら
れ、下位８ビツトが例えばロウアドレス用に使用され上
位８ビツトがカラムアドレス用に使用される。

そしてそれらアドレスデータはアドレス切換回路２４に
よって切換選択され、ＲＡＭ２には８ビツトの各アドレ
スデータが時分割で供給される。またＲＯＭ８には下位
の１５ビツトがアドレスデータとして供給され、最上位
の１ビツトはチップ選択信号（ｃｇ）として使用される
。またメモリ制御回路２１は書込み読出し制御回路２５
と相成って、各制御信号を発生するコントロール回路２
６を有し、各メモリ２．８　に書込み、読出し、アドレ
ス設定の各信号を出力する。

さて、ＲＡＭ２にＶＴＲ，からの映像信号（再生信号ま
たはＶＴＲに組込まれたチューナで受信された信号）を
書込む場合、そのアドレスをＶＴＲの動作と関連付けて
おくことが望ましい。そのためＶＴｆＬのヘッド切換パ
ルス（Ｈ−８Ｗパルス）テＲＡ　Ｍ　２のアドレスを初
期化する。このヘッド切換パルスは、その立上がりある
いは立下がりがＶＴＲから得られる映像信号の垂直同期
信号の５〜７水平水平走間前に存在するため、このヘッ
ド切換パルスのエツジをエツジ検出回路２７で検出ｊ−
てそのタイミングでアドレスカウンタ２３をクリアすれ
ば、凡ＡＭ２のアドレスとＶ　Ｔ　Ｒかう（７）映像信
号が関連付けられるものである。またＲＡＭ２の読出し
時にも、ヘッド切換パルスでアドレスを初期化するよう
にする。

ビオ几ＯＭ８のアドレスも凡ＡＭ２と同じ値に設定され
るため、それから読出される情報が画面上に映出される
位置は、ＲＡＭ２から同じアドレスで読出された映像信
号の映出位置と一致する。

なお、このとき、ＲＣ）Ｍｇに書込まれている情報が映
像信号である場合には、その垂直同期信号が位置するア
ドレスと、同じ１直のアドレスに同じように垂直同期信
号が位置するようＩｃＶＴ几からの映像信号をＲＡＭ２
に書込めば、各メモリ２．８から読出された映像信号を
切換えたときに、画面上垂直ガタやスキユー歪が発生し
ないものである。

このため、アドレスカウンタ２３をクリアする信号とし
て、ｖＴ几から得られる映像信号の垂直同期信号を用い
ることも可能である。

この実施例の場合メモリ制御回路２１が１個ですむ他、
各メモリで扱うデータの構成が、シリアルデータに直し
て１データ８ビツトで構成され、またその速度が３ｆｓ
ｃであるため、曹込み読出し制御回路２５によりて、各
メモリの読出し動作を択一選択的に制御すればＳ／Ｐ　
−Ｐ／Ｓ変換器３と１）／Ａ　Ｋ換器４が共通に使用で
き、それぞれ１個ですむことになる。

第２図はこの発明の他の実施例を示すもので第１図と同
一部分に同じ符号を付す。

この実施例では、ローアドレスとカラムアドレスの切換
回路を内部に組入れた几０Ｍ３１を使用するもので、Ｒ
ＯＭ３１のアドレスがローアドレスとカラムアドレスで
設定されるため、アドレスデータとして８ビツトとなり
、アドレス本数を少なくすることができる。

また第３図はこの発明のさらに他の実施例を示すもので
、几ＡＭ２に書込まれた映像信号の読出し中にＲＯＭに
書込まれている文字情報を読出して、その映像信号に白
で挿入するものである。

すなわち、外部より与えられる白文字挿入制御信号によ
ってアンドゲート４１を開き、ＲＯＭ４２から読出され
た文字情報でスイッチ４３を端子す側に切換え、文字情
報の存在する期間映像信号を所定の直流レベルに固定す
るものである。

なおこの場合、Ｒ，ＡＭ２とＲＯＭ４２のアクセス方法
が異なる場合には、図のようにアドレス変換回路４４が
必要となる。この場合、第１．２図の実施例のように、
アドレスが几Ａ　Ｍ２と同じように設定されるため、文
字情報を映出する場合に垂直ガタ、スキューが発生しな
いものである。またＲ　Ｏｒｉ　４２としては１ビツト
のものですむ。

以上のように＋（、ＯＭに文字情報を入れておくことに
よってＶＴＲの動作状態を画面に出すことが可能となる
。

すなわち、ＶＴＲＪがテープローディング中であるとか
早送り、送戻し中であるとか等、特に画面に映像信号が
映出されない動作状態にあるとき、その動作中であるこ
とを文字で画面に映出することが可能となるものである
。

またＲＯＭＩＣ＄込んでおく情報としては、ＶＴＲの動
作状態を示すものの他、Ｖ７ｒＲの操作方法。

タイマーの設定方法等のインストラクシ冒ンや、タイト
ル画等の静止画が考えられる。

〔発明の効果〕

以上のようにこの発明によれば、各メモリで扱うデータ
の構成と、各メモリのアドレスの設定を同一のものにし
たため、メモリ制御回路とＳ／Ｐ・Ｐ／Ｓ変換器、　Ｄ
／Ａ変換器が共通に使用でき、回路構成が簡単になるも
のである。

またこの発明をＶ　Ｔ　Ｒに適用することにより、効果
的な映像が得られるものである。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図。 第２図、第３図はそれぞれこの発明の他の実施例を示す
回路構成図、第４図、第５図は、それぞれメモリの構成
を示す回路ブロック図、第６図は従来の回路構成図であ
る。 ２１・・・メモリ制御回路 代理人　弁理士　則　近　憲　佑 （ほか１名） 々　（転） 半Ｓ図

Claims (3)

【特許請求の範囲】
1. （１）映像信号の書込み、読出しが可能な第１の半導体
   記憶素子と、 あらかじめ情報信号が書込まれた読出し専用の第２の半
   導体記憶素子と、 前記第１第２の半導体記憶素子のアドレスを共通に設定
   するアドレス設定手段と、 前記第１第２の半導体記憶素子から信号を読出し、それ
   らを択一的に切換えて導出する手段とを有したことを特
   徴とする画像記憶装置の制御回路。
2. （２）前記第２の半導体記憶素子にあらかじめ書込まれ
   た情報信号を映像信号とし、その垂直同期信号の位置に
   対応するアドレス値と前記第１の半導体記憶素子に書込
   まれる映像信号の垂直同期信号の位置に対応するアドレ
   ス値が同一になるようにしたことを特徴とする特許請求
   の範囲第１項記載の画像記憶装置の制御回路。
3. （３）前記第１の半導体記憶素子に書込まれる映像信号
   をビデオテープレコーダから得られる信号とし、前記第
   １の半導体記憶素子のアドレスと、前記第２の半導体素
   子のアドレスを前記ビデオテープレコーダのヘッド切換
   パルスを基準にして設定したことを特徴とする特許請求
   の範囲第１項記載の画像記憶装置の制御回路。