JPS6122817B2 - - Google Patents
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- JPS6122817B2 JPS6122817B2 JP54094504A JP9450479A JPS6122817B2 JP S6122817 B2 JPS6122817 B2 JP S6122817B2 JP 54094504 A JP54094504 A JP 54094504A JP 9450479 A JP9450479 A JP 9450479A JP S6122817 B2 JPS6122817 B2 JP S6122817B2
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- Japan
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- control memory
- instruction
- control
- code
- register
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/261—Microinstruction address formation
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプログラムの制御方式、特に
拡張命令（SUBOP）コードを備えたマイクロ命
令を利用して制御メモリ内に特別に用意された制
御情報により制御メモリアドレスをつくるように
したマイクロプログラムの制御方式に関するもの
である。
拡張命令（SUBOP）コードを備えたマイクロ命
令を利用して制御メモリ内に特別に用意された制
御情報により制御メモリアドレスをつくるように
したマイクロプログラムの制御方式に関するもの
である。
マイクロプログラム制御方式において、副命令
コード、すなわち拡張命令コードをもたない一般
命令（機械語命令によつて必要とされる制御メモ
リアドレスは、該一般命令コードをコントロー
ル・ストレイジにアドレスすることにより直接求
めることができる。すなわち、この場合には、命
令レジスタにセツトされた命令の命令コード部分
をそのままアドレスすればよい。この一般命令が
１マイクロ命令で完了する場合には、次の一般命
令のオペレーシヨン・コードによつて当該一般命
令を実行するための、当該オペレーシヨン・コー
ドが制御メモリのアドレスとして再び選択される
ようになつている。
コード、すなわち拡張命令コードをもたない一般
命令（機械語命令によつて必要とされる制御メモ
リアドレスは、該一般命令コードをコントロー
ル・ストレイジにアドレスすることにより直接求
めることができる。すなわち、この場合には、命
令レジスタにセツトされた命令の命令コード部分
をそのままアドレスすればよい。この一般命令が
１マイクロ命令で完了する場合には、次の一般命
令のオペレーシヨン・コードによつて当該一般命
令を実行するための、当該オペレーシヨン・コー
ドが制御メモリのアドレスとして再び選択される
ようになつている。
しかし最近ではマイクロプログラム制御方式の
機能を拡張するため、拡張命令コードを持つ命令
コードが使用されている。ところがこの拡張命令
コードのビツト数に対応した容量で、コントロー
ル・ストレイジを構成する場合には、コントロー
ル・ストレイジに大容量のものを必要とする。し
かもこのような大容量のものを使用しても命令が
格納される部分は一部分に限られることになり、
コントロール・ストレイジの使用効率上好ましく
ない。
機能を拡張するため、拡張命令コードを持つ命令
コードが使用されている。ところがこの拡張命令
コードのビツト数に対応した容量で、コントロー
ル・ストレイジを構成する場合には、コントロー
ル・ストレイジに大容量のものを必要とする。し
かもこのような大容量のものを使用しても命令が
格納される部分は一部分に限られることになり、
コントロール・ストレイジの使用効率上好ましく
ない。
本発明は上記の問題に鑑みなされたもので、一
般命令コードに拡張命令コードを追加することに
よつてハードウエアを複雑にすることなく、しか
もコントロール・ストレイジとして必要以上の大
きなものを使用することもない状態で命令機能を
拡大して複雑な操作が行なえるようにしたマイク
ロプログラム制御方式を提供することを目的とし
ている。
般命令コードに拡張命令コードを追加することに
よつてハードウエアを複雑にすることなく、しか
もコントロール・ストレイジとして必要以上の大
きなものを使用することもない状態で命令機能を
拡大して複雑な操作が行なえるようにしたマイク
ロプログラム制御方式を提供することを目的とし
ている。
そしてこのため本発明におけるマイクロプログ
ラム制御方式では、一般命令コードの外に拡張命
令コードが付加された機械語命令がセツトされる
インストラクシヨンレジスタとマイクロ命令が格
納された制御メモリを備えたマイクロプログラム
制御方式において、上記一般命令コードにもとづ
き読出された上記制御メモリの出力を一時記憶す
る制御メモリ出力レジスタと、上記拡張命令コー
ドにより読出された制御メモリのサブオペレーシ
ヨン・インデツクス・コードが記入された出力レ
ジスタと、加算手段を設けるとともに、上記制御
メモリにおける拡張命令付一般命令コードにより
選択されるマイクロ命令にネクスト・アドレス・
フイルドとアドレス制御フイルドを設け、上記ア
ドレス制御フイルドの内容に応じて上記サブオペ
レーシヨン・インデツクス・コードの１つを選択
出力するように制御するとともに、上記ネクス
ト・アドレス・フイルドに記入されたコードと上
記選択されたサブオペレーシヨン・インデツク
ス・コードを加算することにより得られた新らた
なアドレス情報にもとづき、制御メモリをアクセ
スするようにしたことを特徴とするものである。
ラム制御方式では、一般命令コードの外に拡張命
令コードが付加された機械語命令がセツトされる
インストラクシヨンレジスタとマイクロ命令が格
納された制御メモリを備えたマイクロプログラム
制御方式において、上記一般命令コードにもとづ
き読出された上記制御メモリの出力を一時記憶す
る制御メモリ出力レジスタと、上記拡張命令コー
ドにより読出された制御メモリのサブオペレーシ
ヨン・インデツクス・コードが記入された出力レ
ジスタと、加算手段を設けるとともに、上記制御
メモリにおける拡張命令付一般命令コードにより
選択されるマイクロ命令にネクスト・アドレス・
フイルドとアドレス制御フイルドを設け、上記ア
ドレス制御フイルドの内容に応じて上記サブオペ
レーシヨン・インデツクス・コードの１つを選択
出力するように制御するとともに、上記ネクス
ト・アドレス・フイルドに記入されたコードと上
記選択されたサブオペレーシヨン・インデツク
ス・コードを加算することにより得られた新らた
なアドレス情報にもとづき、制御メモリをアクセ
スするようにしたことを特徴とするものである。
次に本発明による第１実施例のマイクロプログ
ラム制御方式を第１図及び第２図を参照して説明
する。
ラム制御方式を第１図及び第２図を参照して説明
する。
第１図は本発明による第１の実施例の装置の構
成図、第２図ａ，ｂは本発明に用いられる拡張命
令に関連する命令その他のフオーマツトの１例を
示す。
成図、第２図ａ，ｂは本発明に用いられる拡張命
令に関連する命令その他のフオーマツトの１例を
示す。
まず、第１図において、一般命令の命令レジス
タ１はマイクロプログラム制御方式における一般
的命令、すなわちオペレーシヨン命令部OP、副
命令すなわち拡張命令部SUBOP、およびオペラ
ンド指令部OSPからなつている。２は制御メモリ
であり、該メモリ２の内容はブロツク０、ブロツ
ク１、ブロツク２、……ブロツクＮというように
分割されている。３は制御メモリ２の第１データ
レジスタ（またはマイクロ命令）であり、このマ
イクロ命令３は次回アドレス指定部NA、アドレ
ス制御部AC等を有する。３′は制御メモリ２の第
２データレジスタ（又はマイクロ命令）であり、
これは拡張命令インデツクス部SINXを有してい
る。４はデコーダ、５はベースアドレス・レジス
タでこれはネクスト・アドレス・フイールドの内
容を一時的に記憶するものである。６は拡張命令
ラツチでこれは拡張命令コードを有する命令の種
類を区別するために複数の異なるコードが用意さ
れている。７は選択装置で上記ラツチの内容に基
づいて拡張命令インデツクスSINXを選択してい
る。８は加算器でベース・レジスタ５と選択装置
７との出力データを加算するもの、９はオア回
路、１０はネクスト・アドレス・レジスタであ
る。
タ１はマイクロプログラム制御方式における一般
的命令、すなわちオペレーシヨン命令部OP、副
命令すなわち拡張命令部SUBOP、およびオペラ
ンド指令部OSPからなつている。２は制御メモリ
であり、該メモリ２の内容はブロツク０、ブロツ
ク１、ブロツク２、……ブロツクＮというように
分割されている。３は制御メモリ２の第１データ
レジスタ（またはマイクロ命令）であり、このマ
イクロ命令３は次回アドレス指定部NA、アドレ
ス制御部AC等を有する。３′は制御メモリ２の第
２データレジスタ（又はマイクロ命令）であり、
これは拡張命令インデツクス部SINXを有してい
る。４はデコーダ、５はベースアドレス・レジス
タでこれはネクスト・アドレス・フイールドの内
容を一時的に記憶するものである。６は拡張命令
ラツチでこれは拡張命令コードを有する命令の種
類を区別するために複数の異なるコードが用意さ
れている。７は選択装置で上記ラツチの内容に基
づいて拡張命令インデツクスSINXを選択してい
る。８は加算器でベース・レジスタ５と選択装置
７との出力データを加算するもの、９はオア回
路、１０はネクスト・アドレス・レジスタであ
る。
上記のように構成された本発明によるマイクロ
プログラム制御方式の動作を説明する。まず、本
発明に用いられる拡張命令付の一般命令とそれに
関連したコードのフオーマツトを第２図を参照し
て概略説明しておく。第２図ａに示してあるよう
に拡張命令付の一般命令はB2，E5，83等の３種
あり、例えば命令OPがB2であるときに、拡張命
令部SUBOPが02，03，04，……というように特
定の命令機能を拡張する働きをもつコードが与え
られる。命令OPがE5のときは拡張命令部
SUBOP＝01，OP部が83のときSUBOP＝01，
02，40，XXというように異なる数字コードを割
当てておく。制御メモリデータレジスタ３内の拡
張命令インデツクス部SINXも第２図ｂに示して
あるように、例えば０〜15ビツトのうち０〜４ビ
ツトをB2命令インデツクス、５〜７をE5命令イ
ンデツクス、８〜11を83命令インデツクス、12〜
15は現在使用せず、将来の機能拡張に備えるため
の予約（リザーブ）部分とする。あるいは上記の
ように左から順にＯ型式インデツクス、１型式イ
ンデツクス、２型式インデツクス、３型式インデ
ツクスと指示してもよい。
プログラム制御方式の動作を説明する。まず、本
発明に用いられる拡張命令付の一般命令とそれに
関連したコードのフオーマツトを第２図を参照し
て概略説明しておく。第２図ａに示してあるよう
に拡張命令付の一般命令はB2，E5，83等の３種
あり、例えば命令OPがB2であるときに、拡張命
令部SUBOPが02，03，04，……というように特
定の命令機能を拡張する働きをもつコードが与え
られる。命令OPがE5のときは拡張命令部
SUBOP＝01，OP部が83のときSUBOP＝01，
02，40，XXというように異なる数字コードを割
当てておく。制御メモリデータレジスタ３内の拡
張命令インデツクス部SINXも第２図ｂに示して
あるように、例えば０〜15ビツトのうち０〜４ビ
ツトをB2命令インデツクス、５〜７をE5命令イ
ンデツクス、８〜11を83命令インデツクス、12〜
15は現在使用せず、将来の機能拡張に備えるため
の予約（リザーブ）部分とする。あるいは上記の
ように左から順にＯ型式インデツクス、１型式イ
ンデツクス、２型式インデツクス、３型式インデ
ツクスと指示してもよい。
次に第１図について説明する。
まず、主記憶装置からインストラクシヨン・レ
ジスタ１に読出された命令が一般命令（拡張命令
のないもの）の場合には、オペレーシヨン命令部
OPに記入されたOPコードをアドレスとして制御
メモリ２からマイクロ命令を読出し、その第１デ
ータ・レジスタ３に読出されたネクスト・アドレ
ス・フイルドNAの出力をオア回路９を経由して
ネクスト・アドレス・レジスタ１０にセツトし、
次にこのネクスト・アドレス・レジスタ１０に記
入されたデータにもとづき、制御メモリ２をアク
セスする。
ジスタ１に読出された命令が一般命令（拡張命令
のないもの）の場合には、オペレーシヨン命令部
OPに記入されたOPコードをアドレスとして制御
メモリ２からマイクロ命令を読出し、その第１デ
ータ・レジスタ３に読出されたネクスト・アドレ
ス・フイルドNAの出力をオア回路９を経由して
ネクスト・アドレス・レジスタ１０にセツトし、
次にこのネクスト・アドレス・レジスタ１０に記
入されたデータにもとづき、制御メモリ２をアク
セスする。
しかしながらこの発明の対象である拡張命令の
場合には次の如き制御が行なわれる。
場合には次の如き制御が行なわれる。
最初に主記憶装置からインストラクシヨン・レ
ジスタ１に読出された命令のうち、オペレーシヨ
ン・コード命令部OPに記入されたOPコードをア
ドレスとして制御メモリ２からマイクロ命令を読
出し、これを第１データ・レジスタ３に記入す
る。このとき第１データ・レジスタ３に読出され
たマイクロ命令のアドレス制御フイールドACに
は拡張命令SUBOPのいずれか１つであることを
示す制御情報を予め与えてある。この制御情報に
よる指定によりデコーダ４を介して拡張命令ラツ
チ６がセツトされる。例えば、前記ラツチは
SUBOPコードをもつ命令の種類が区別できるよ
うに０，１，２，３など複数個の選択値を出力で
きるように構成されているが、上記アドレス制御
フイルドACに記入された制御情報により選択値
の１つが出力される。一方、ラインL2によりデ
ータ・レジスタ３に記入されたネクスト・アドレ
ス・フイルドの出力が、ベース・アドレス・レジ
スタ５に記憶される。次いでラインL3を介して
SUBOPコードを制御メモリアドレスとして再び
制御メモリ２からマイクロ命令を読取り、これを
第２データレジスタ３′に記入する。このマイク
ロ命令は拡張命令インデツクスSINX部分だけが
有効なものとして用いられ、残りの部分はすべて
無視される。すなわち、上記残りの部分は一般命
令の制御情報であるのでこの場合には無視され
る。上記インデツクス部SINXは、第２図ｂにお
いて述べたようにＯ型インデツクス、１型，２
型，３型インデツクスというような４つに区分さ
れたフオーマツトになつている。そしてこのイン
デツクス部、SINXが選択装置７に出力される。
このとき該選択装置７には上記拡張命令ラツチ６
から選択値、例えば、２が印加されているので、
２型インデツクスがセツトされていればこの２型
インデツクスが上記SINX部から選択され、取出
される。
ジスタ１に読出された命令のうち、オペレーシヨ
ン・コード命令部OPに記入されたOPコードをア
ドレスとして制御メモリ２からマイクロ命令を読
出し、これを第１データ・レジスタ３に記入す
る。このとき第１データ・レジスタ３に読出され
たマイクロ命令のアドレス制御フイールドACに
は拡張命令SUBOPのいずれか１つであることを
示す制御情報を予め与えてある。この制御情報に
よる指定によりデコーダ４を介して拡張命令ラツ
チ６がセツトされる。例えば、前記ラツチは
SUBOPコードをもつ命令の種類が区別できるよ
うに０，１，２，３など複数個の選択値を出力で
きるように構成されているが、上記アドレス制御
フイルドACに記入された制御情報により選択値
の１つが出力される。一方、ラインL2によりデ
ータ・レジスタ３に記入されたネクスト・アドレ
ス・フイルドの出力が、ベース・アドレス・レジ
スタ５に記憶される。次いでラインL3を介して
SUBOPコードを制御メモリアドレスとして再び
制御メモリ２からマイクロ命令を読取り、これを
第２データレジスタ３′に記入する。このマイク
ロ命令は拡張命令インデツクスSINX部分だけが
有効なものとして用いられ、残りの部分はすべて
無視される。すなわち、上記残りの部分は一般命
令の制御情報であるのでこの場合には無視され
る。上記インデツクス部SINXは、第２図ｂにお
いて述べたようにＯ型インデツクス、１型，２
型，３型インデツクスというような４つに区分さ
れたフオーマツトになつている。そしてこのイン
デツクス部、SINXが選択装置７に出力される。
このとき該選択装置７には上記拡張命令ラツチ６
から選択値、例えば、２が印加されているので、
２型インデツクスがセツトされていればこの２型
インデツクスが上記SINX部から選択され、取出
される。
このようにして選択装置７により取出されたイ
ンデツクス部からのデータと、先にベース・アド
レス・レジスタ５に記入されたネクスト・アドレ
スが加算器８で加算され、その結果得られたデー
タがラインL4を介してオアゲート９の一方の入
力へ与えられ、次いでネクスト・アドレス・レジ
スタ１０にセツトされる。このようにして拡張命
令が用いられている場合には、ネクスト・アドレ
ス・レジスタ１０にネクスト・アドレスがセツト
される。そして今度はこのアドレス・レジスタ１
０にセツトされたネクスト・アドレスにもとづ
き、上記制御メモリ２の先頭アドレスが示され、
ラインL5を介して該制御メモリ２から１ワード
目のマイクロ命令を読取る。
ンデツクス部からのデータと、先にベース・アド
レス・レジスタ５に記入されたネクスト・アドレ
スが加算器８で加算され、その結果得られたデー
タがラインL4を介してオアゲート９の一方の入
力へ与えられ、次いでネクスト・アドレス・レジ
スタ１０にセツトされる。このようにして拡張命
令が用いられている場合には、ネクスト・アドレ
ス・レジスタ１０にネクスト・アドレスがセツト
される。そして今度はこのアドレス・レジスタ１
０にセツトされたネクスト・アドレスにもとづ
き、上記制御メモリ２の先頭アドレスが示され、
ラインL5を介して該制御メモリ２から１ワード
目のマイクロ命令を読取る。
なお、２マイクロ命令以上が必要な場合には、
制御メモリ２から読出されたマイクロ命令の一部
に割当てられたネクスト・アドレス部分NAから
次にアクセスすべき制御メモリのアドレスをライ
ンL2を介してベース・アドレス・レジスタ５に
セツトしその内容で上記制御メモリ２のアドレス
を選択する。
制御メモリ２から読出されたマイクロ命令の一部
に割当てられたネクスト・アドレス部分NAから
次にアクセスすべき制御メモリのアドレスをライ
ンL2を介してベース・アドレス・レジスタ５に
セツトしその内容で上記制御メモリ２のアドレス
を選択する。
なお、拡張命令インデツクス部SINXのビツト
幅がメモリ素子のビツト幅よりも大となる場合に
は、上記SINX部分を記憶するために例えば、最
初のブロツクBLOCKO長さを上記ビツト幅に見
合うように増大しておけばよい。
幅がメモリ素子のビツト幅よりも大となる場合に
は、上記SINX部分を記憶するために例えば、最
初のブロツクBLOCKO長さを上記ビツト幅に見
合うように増大しておけばよい。
第３図は本発明による第２の実施例の構成を示
す。この実施例においては、制御メモリ２の外に
更に第２制御メモリ１１を設け、拡張命令コード
SUBOPにより読取られるべき命令を該第２制御
メモリ１１に格納する。したがつてこの場合にお
いては拡張命令インデツクス・レジスタ１２が設
けられた構成としている。残りの装置については
第１図のものと同じであるので同じ参照番号が付
けられている。
す。この実施例においては、制御メモリ２の外に
更に第２制御メモリ１１を設け、拡張命令コード
SUBOPにより読取られるべき命令を該第２制御
メモリ１１に格納する。したがつてこの場合にお
いては拡張命令インデツクス・レジスタ１２が設
けられた構成としている。残りの装置については
第１図のものと同じであるので同じ参照番号が付
けられている。
動作においては、まず、命令レジスタ１の命令
部のOPコードをアドレスとしてマイクロ命令の
１ワード目を制御メモリ２から読出しデータレジ
スタ３に記憶する。これと同時にSUBOPコード
をアドレスとしてラインL2′を介して上記制御メ
モリ２とは独立の拡張命令用の第２制御メモリ１
１の１ワードを読出し拡張命令インデツクス・レ
ジスタ１２に記憶する。該制御レジスタ１２は第
２図ｂのような左側からＯ型インデツクス、１型
インデツクス、……というようなフオーマツトに
なつている。このインデツクスは制御メモリデー
タレジスタ３のアドレス制御部ACからライン
L4′を介して直接選択されるようになつている。
ラインL3′およびラインL5を介しての加算器８で
の加算動作その他は第１図の場合と同じであるの
で省略する。
部のOPコードをアドレスとしてマイクロ命令の
１ワード目を制御メモリ２から読出しデータレジ
スタ３に記憶する。これと同時にSUBOPコード
をアドレスとしてラインL2′を介して上記制御メ
モリ２とは独立の拡張命令用の第２制御メモリ１
１の１ワードを読出し拡張命令インデツクス・レ
ジスタ１２に記憶する。該制御レジスタ１２は第
２図ｂのような左側からＯ型インデツクス、１型
インデツクス、……というようなフオーマツトに
なつている。このインデツクスは制御メモリデー
タレジスタ３のアドレス制御部ACからライン
L4′を介して直接選択されるようになつている。
ラインL3′およびラインL5を介しての加算器８で
の加算動作その他は第１図の場合と同じであるの
で省略する。
このようにして得られた次回アドレス・レジス
タ１０の内容によつてラインL7′を介して最初の
マイクロ命令が読出される。
タ１０の内容によつてラインL7′を介して最初の
マイクロ命令が読出される。
したがつて第３図に示した実施例においては、
第１図に記載した場合の如く制御メモリ２を２回
読み出す必要はなく、制御メモリ２と第２制御メ
モリ１１とを同時に読出し、拡張命令コードにお
いて必要とする制御メモリ２の先頭アドレスを短
時間で得ることができる。
第１図に記載した場合の如く制御メモリ２を２回
読み出す必要はなく、制御メモリ２と第２制御メ
モリ１１とを同時に読出し、拡張命令コードにお
いて必要とする制御メモリ２の先頭アドレスを短
時間で得ることができる。
勿論、拡張命令インデツクスは、第２図ｂに示
す如く、３種類に限定されるものではなく、適宜
選定できるものである。
す如く、３種類に限定されるものではなく、適宜
選定できるものである。
以上述べたように、本発明においては、拡張命
令コードを追加することによつて命令機能の有用
な拡張が可能となると共に、命令機能を変更する
必要性の生じた場合に容易に対処できる。
令コードを追加することによつて命令機能の有用
な拡張が可能となると共に、命令機能を変更する
必要性の生じた場合に容易に対処できる。
また、本発明では、一般命令とは別の拡張命令
に対する独立の制御メモリが付加的に設けること
もできるので拡張命令が独立に専用制御メモリに
アクセス可能となり、命令の先頭のアドレスの読
取りが高速で行ないうる。
に対する独立の制御メモリが付加的に設けること
もできるので拡張命令が独立に専用制御メモリに
アクセス可能となり、命令の先頭のアドレスの読
取りが高速で行ないうる。
また、本発明の第１実施例では、OPコードに
よる読出しデータとSUBOPコードによる読出し
データを加算しているため、異なるOPコードに
対して同一コードのSUBOPを与えることができ
る。例えば第２図ａの異なるOPコードB2，E5，
83に対して同一のSUBOP例えば01等を与えるこ
とができる。そして本発明の第２実施例では第２
制御メモリの全データをアクセス可能なビツト数
を有する制御メモリのネクスト・アドレス・フイ
ルドNAのデータに加算する構成であるために、
第２制御メモリのビツト数は少なくてよい。
よる読出しデータとSUBOPコードによる読出し
データを加算しているため、異なるOPコードに
対して同一コードのSUBOPを与えることができ
る。例えば第２図ａの異なるOPコードB2，E5，
83に対して同一のSUBOP例えば01等を与えるこ
とができる。そして本発明の第２実施例では第２
制御メモリの全データをアクセス可能なビツト数
を有する制御メモリのネクスト・アドレス・フイ
ルドNAのデータに加算する構成であるために、
第２制御メモリのビツト数は少なくてよい。
第１図は本発明の第１実施例を示すもので、第
２図は本発明に用いられる拡張命令に関連する命
令その他のフオーマツトの１例、第３図は本発明
による第２の実施例をそれぞれ示す。 図中、１はインストラクシヨン・レジスタ、２
は制御メモリ、３はデータレジスタ、４はデコー
ダ、５はベース・アドレス・レジスタ、６は拡張
命令ラツチ、７は選択装置、８は加算器、９はオ
アゲート、１０はネクスト・アドレス・レジス
タ、１１は第２制御メモリ、１２は拡張命令イン
デツクス・レジスタをそれぞれ示す。
２図は本発明に用いられる拡張命令に関連する命
令その他のフオーマツトの１例、第３図は本発明
による第２の実施例をそれぞれ示す。 図中、１はインストラクシヨン・レジスタ、２
は制御メモリ、３はデータレジスタ、４はデコー
ダ、５はベース・アドレス・レジスタ、６は拡張
命令ラツチ、７は選択装置、８は加算器、９はオ
アゲート、１０はネクスト・アドレス・レジス
タ、１１は第２制御メモリ、１２は拡張命令イン
デツクス・レジスタをそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 一般命令コードの外に拡張命令コードが付加
された機械語命令がセツトされるインストラクシ
ヨンレジスタとマイクロ命令が格納された制御メ
モリを備えたマイクロプログラム制御方式におい
て、上記一般命令コードにもとづき読出された上
記制御メモリの出力を一時記憶する制御メモリ出
力レジスタと、上記拡張命令コードにより読出さ
れた制御メモリのサブオペレーシヨン・インデツ
クス・コードが記入された出力レジスタと、加算
手段を設けるとともに、上記制御メモリにおける
拡張命令付一般命令コードにより選択されるマイ
クロ命令にネクスト・アドレス・フイルドとアド
レス制御フイルドを設け、上記アドレス制御フイ
ルドの内容に応じて上記サブオペレーシヨン・イ
ンデツクス・コードの１つを選択出力するように
制御するとともに、上記ネクスト・アドレス・フ
イルドに記入されたコードと上記選択されたサブ
オペレーシヨン・インデツクス・コードを加算す
ることにより得られた新らたなアドレス情報にも
とづき、制御メモリをアクセスするようにしたこ
とを特徴とするマイクロプログラム制御方式。 ２ 一般命令コードの外に拡張命令コードを備え
た機械語命令がセツトされるインストラクシヨン
レジスタとマイクロ命令が格納された制御メモリ
を備えたマイクロプログラム制御方式において、
上記一般命令コードにもとづき読出された上記制
御メモリの出力を一時記憶する制御メモリの出力
レジスタと、上記拡張命令コードにより読出され
るサブオペレーシヨン・インデツクス・コードが
記入されている第２制御メモリと、該第２制御メ
モリの出力が記入される出力レジスタと、加算手
段を設けるとともに、上記制御メモリにおける拡
張命令付一般命令コードにより選択されるマイク
ロ命令にネクスト・アドレス・フイルドとアドレ
ス制御フイルドを設け、上記アドレス制御フイル
ドの内容に応じて上記サブオペレーシヨン・イン
デツクス・コードの１つを選択出力するように制
御するとともに、上記ネクスト・アドレス・フイ
ルドに記入されたコードと上記選択されたサブオ
ペレーシヨン・インデツクス・コードを加算する
ことにより得られた新らたなアドレス情報にもと
づき、制御メモリをアクセスするようにしたこと
を特徴とするマイクロプログラム制御方式。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9450479A JPS5619150A (en) | 1979-07-25 | 1979-07-25 | Microprogram control system |
| CA000356715A CA1150845A (en) | 1979-07-25 | 1980-07-22 | Data processor controlled by microprograms |
| AU61252/80A AU536208B2 (en) | 1979-07-25 | 1980-07-23 | Microprogram controlled data processor |
| US06/245,645 US4394735A (en) | 1979-07-25 | 1980-07-23 | Data processor controlled by microprograms |
| PCT/JP1980/000167 WO1981000315A1 (fr) | 1979-07-25 | 1980-07-23 | Processeur de donnees commande par microprogramme |
| EP80901415A EP0032955B1 (en) | 1979-07-25 | 1980-07-23 | Microprogram controlled data processor |
| DE8080901415T DE3069755D1 (de) | 1979-07-25 | 1980-07-23 | Microprogram controlled data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9450479A JPS5619150A (en) | 1979-07-25 | 1979-07-25 | Microprogram control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5619150A JPS5619150A (en) | 1981-02-23 |
| JPS6122817B2 true JPS6122817B2 (ja) | 1986-06-03 |
Family
ID=14112137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9450479A Granted JPS5619150A (en) | 1979-07-25 | 1979-07-25 | Microprogram control system |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4394735A (ja) |
| EP (1) | EP0032955B1 (ja) |
| JP (1) | JPS5619150A (ja) |
| CA (1) | CA1150845A (ja) |
| DE (1) | DE3069755D1 (ja) |
| WO (1) | WO1981000315A1 (ja) |
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1979
- 1979-07-25 JP JP9450479A patent/JPS5619150A/ja active Granted
-
1980
- 1980-07-22 CA CA000356715A patent/CA1150845A/en not_active Expired
- 1980-07-23 WO PCT/JP1980/000167 patent/WO1981000315A1/ja not_active Ceased
- 1980-07-23 EP EP80901415A patent/EP0032955B1/en not_active Expired
- 1980-07-23 DE DE8080901415T patent/DE3069755D1/de not_active Expired
- 1980-07-23 US US06/245,645 patent/US4394735A/en not_active Expired - Fee Related
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| US4394735A (en) | 1983-07-19 |
| EP0032955A1 (en) | 1981-08-05 |
| JPS5619150A (en) | 1981-02-23 |
| EP0032955A4 (en) | 1982-01-08 |
| DE3069755D1 (de) | 1985-01-17 |
| WO1981000315A1 (fr) | 1981-02-05 |
| EP0032955B1 (en) | 1984-12-05 |
| CA1150845A (en) | 1983-07-26 |
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