JPS61228516A - 印刷基板の配線方式 - Google Patents
印刷基板の配線方式Info
- Publication number
- JPS61228516A JPS61228516A JP59165000A JP16500084A JPS61228516A JP S61228516 A JPS61228516 A JP S61228516A JP 59165000 A JP59165000 A JP 59165000A JP 16500084 A JP16500084 A JP 16500084A JP S61228516 A JPS61228516 A JP S61228516A
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- JP
- Japan
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- signals
- signal
- cas
- driven
- ras
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明は、印刷基板に関し、ｌ涛忙、印刷基板に実装
された電気部品を、相互に接続するときの配線如関する
ものであ６６ ｒ発明の背骨］ 従来、電子計算機の主記憶装置を構成する、半導体記憶
素子搭載の印刷基板のごとく、複数の高速な信号をスキ
ュー（信号相互間の波形や位相の差異）を極力少なくし
て複数の素子で使用する必要のある場合でも、ただ単に
、素子同志を接続するか、あるいは、素子間のパターン
長を同じ罠なるようにする、等の手法しか用いておらず
、この為スキューが設計等初の予測より大きくなり、注
ＩＣのネックと′な・りたすすることもしばしばであっ
た。
された電気部品を、相互に接続するときの配線如関する
ものであ６６ ｒ発明の背骨］ 従来、電子計算機の主記憶装置を構成する、半導体記憶
素子搭載の印刷基板のごとく、複数の高速な信号をスキ
ュー（信号相互間の波形や位相の差異）を極力少なくし
て複数の素子で使用する必要のある場合でも、ただ単に
、素子同志を接続するか、あるいは、素子間のパターン
長を同じ罠なるようにする、等の手法しか用いておらず
、この為スキューが設計等初の予測より大きくなり、注
ＩＣのネックと′な・りたすすることもしばしばであっ
た。
本発明の目的は、上記の如き従来の問題点を除却するこ
とにあり、印刷基板上の電気部品を相互に接続する際に
、容易に、スキューの少ない配線が可能となる印刷基板
の配線方式を提供するにある。
とにあり、印刷基板上の電気部品を相互に接続する際に
、容易に、スキューの少ない配線が可能となる印刷基板
の配線方式を提供するにある。
この発明は、ｙｔ数の高速な信号を、スキューを極力少
な（して、複数の電気部品相互を接続したいとき、各信
号源と負荷となる電気部品各々を接続する印刷パターン
の相互の配線長を同じになるようにすると共に、印刷パ
ターンに接続されている電気部品の等値入力容量を用い
て、単位長さ当りの容量を算出し、この容量値が、電気
部品の各入力端子毎に、許容できる範囲で同じ値となる
様に、各信号源から必要とあれば、複数本の信号線を出
し、各信号線毎に前記の単位長さ当りの容量が、同じと
なる様に配線することを特徴とするものである。
な（して、複数の電気部品相互を接続したいとき、各信
号源と負荷となる電気部品各々を接続する印刷パターン
の相互の配線長を同じになるようにすると共に、印刷パ
ターンに接続されている電気部品の等値入力容量を用い
て、単位長さ当りの容量を算出し、この容量値が、電気
部品の各入力端子毎に、許容できる範囲で同じ値となる
様に、各信号源から必要とあれば、複数本の信号線を出
し、各信号線毎に前記の単位長さ当りの容量が、同じと
なる様に配線することを特徴とするものである。
以下、本発明の一実施例を図面を用いて詳細に説明する
。
。
第１図は、６５５５５語×１ピットのダイナミック型半
導体記憶素子（以後、単にＤＲＡＭと呼ぶ）を搭載した
印刷基板に本発明を適用した場合の回路図であ今。本回
路図に使用したＤＲＡＭの入力端子入力容量は、アドレ
ス（Ａａ−Ａ７）は、最大ｓＰＦであるが、ＲＡＳ 、
ＣＡＳ 、靜の各入力容量は、最大１０ＰＦと、アドレ
スの入力容量の２倍である。
導体記憶素子（以後、単にＤＲＡＭと呼ぶ）を搭載した
印刷基板に本発明を適用した場合の回路図であ今。本回
路図に使用したＤＲＡＭの入力端子入力容量は、アドレ
ス（Ａａ−Ａ７）は、最大ｓＰＦであるが、ＲＡＳ 、
ＣＡＳ 、靜の各入力容量は、最大１０ＰＦと、アドレ
スの入力容量の２倍である。
アドレスＲＡＳ 、ＣＡＳ 、ＷＥの各信号は、各々駆
動ゲート１〜４により駆動される。アドレス信号は、駆
動ゲート４により、各ＤＲＡＭのアドレス入力端子を、
−筆書きのように、一本の印刷パターンで駆動される。
動ゲート１〜４により駆動される。アドレス信号は、駆
動ゲート４により、各ＤＲＡＭのアドレス入力端子を、
−筆書きのように、一本の印刷パターンで駆動される。
一方ＲＡＳ、ＣＡＳ、ＷＥ各々の信号は、各々の駆動ゲ
ートと、最初のＤＲＡＭの間で、２本の印刷パターン忙
分割され、２本の信号線を用。
ートと、最初のＤＲＡＭの間で、２本の印刷パターン忙
分割され、２本の信号線を用。
い、ＤＲＡＭとは交互に接続されている。このような配
線方式を用いることにより、アドレスＲＡＳ。
線方式を用いることにより、アドレスＲＡＳ。
ＣＡＳ、ＷＥの印刷パターンの単位長さ当りの、Ｄ［の
等値入力容量の値が、許容できる範囲で、同じ値となる
ようにすることができる。もしＪ込５ＣＡＢ、ＷＥ信号
の駆動ゲート１〜５の駆動能力が充分に大きく、２本に
分割された印刷パターンもアドレス信号と同様に駆動で
きると仮定し、かつ、印刷パターンの長さを第２図に示
す如く、いずれも同じ長さＫなるように配線パターンを
配線すれば、アドレス信号群と、、ＲＡＳ、ＣＡＢ、Ｖ
ＩＥ各信号のスキ島−は、各入力端子の等値入力容量の
設計値・・・・・・アドレスｓＰＦ、ＲＡＳ、ＣＡＳ、
郁、 １ ｏＰＦ １．。
等値入力容量の値が、許容できる範囲で、同じ値となる
ようにすることができる。もしＪ込５ＣＡＢ、ＷＥ信号
の駆動ゲート１〜５の駆動能力が充分に大きく、２本に
分割された印刷パターンもアドレス信号と同様に駆動で
きると仮定し、かつ、印刷パターンの長さを第２図に示
す如く、いずれも同じ長さＫなるように配線パターンを
配線すれば、アドレス信号群と、、ＲＡＳ、ＣＡＢ、Ｖ
ＩＥ各信号のスキ島−は、各入力端子の等値入力容量の
設計値・・・・・・アドレスｓＰＦ、ＲＡＳ、ＣＡＳ、
郁、 １ ｏＰＦ １．。
からの差により発生する値まで低減することができる。
なお、駆動ゲートは、７４８４０等のラインドライバー
用のドライブ能力の大きな素子を用いることで、２本に
分割された印刷パターンを駆動することができる。
用のドライブ能力の大きな素子を用いることで、２本に
分割された印刷パターンを駆動することができる。
以上述べた如き構成であるから、本発明にあっては、次
の如き効果が得られる。
の如き効果が得られる。
（１１スキ為−の少ない信号を、複数の素子で使用でき
るため、装置の性能の向上が容易である。
るため、装置の性能の向上が容易である。
（２）安価な実装で、高性能なものが実現できるため、
経済性大となる。
経済性大となる。
第１図は、本発明の一実施例のＤＲＡＭ搭載の印刷基板
の回路図、第２図は、第１図のＤＲＡＭ搭載の印刷基板
のプリントパターン図である。 １〜４・・・駆動ゲート ５・・・ダイナミック型半導体記憶素子６・・・ＲＡＳ
信号用プリントパターン７・・・アドレス信号用プリン
トパターン８・・・ＤＲＡＭ実装場所
の回路図、第２図は、第１図のＤＲＡＭ搭載の印刷基板
のプリントパターン図である。 １〜４・・・駆動ゲート ５・・・ダイナミック型半導体記憶素子６・・・ＲＡＳ
信号用プリントパターン７・・・アドレス信号用プリン
トパターン８・・・ＤＲＡＭ実装場所
Claims (1)
- 印刷基板上の複数の信号入力端子を有する、複数の電
気部品と、前記の各信号の信号源を相互に接続する場合
に、各信号源と、電気部品を接続する印刷パターンを各
信号源と最初の電気部品間で必要に応じて、複数の信号
線に分割し、分割された各信号線に接続されている電気
部品の等価入力容量の単位長さ当りの平均値が、スキュ
ー等が問題とならない範囲の許容範囲内で同じ値となる
ように、各信号線上に平均的に電気部品の入力を分配し
、各信号線の配線を行なうことを特徴とする印刷基板の
配線方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165000A JPS61228516A (ja) | 1984-08-08 | 1984-08-08 | 印刷基板の配線方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165000A JPS61228516A (ja) | 1984-08-08 | 1984-08-08 | 印刷基板の配線方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61228516A true JPS61228516A (ja) | 1986-10-11 |
Family
ID=15803939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165000A Pending JPS61228516A (ja) | 1984-08-08 | 1984-08-08 | 印刷基板の配線方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61228516A (ja) |
-
1984
- 1984-08-08 JP JP59165000A patent/JPS61228516A/ja active Pending
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