JPH0449722Y2 - - Google Patents
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- Publication number
- JPH0449722Y2 JPH0449722Y2 JP7335987U JP7335987U JPH0449722Y2 JP H0449722 Y2 JPH0449722 Y2 JP H0449722Y2 JP 7335987 U JP7335987 U JP 7335987U JP 7335987 U JP7335987 U JP 7335987U JP H0449722 Y2 JPH0449722 Y2 JP H0449722Y2
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- peripheral device
- time
- address output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Microcomputers (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、アドレス出力回路、特に、中央処理
回路（以下CPUと記す）と周辺装置により構成
されるマイクロコンピユータシステムにおける
CPUのアドレス出力回路に関する。
回路（以下CPUと記す）と周辺装置により構成
されるマイクロコンピユータシステムにおける
CPUのアドレス出力回路に関する。
従来、この種のアドレス出力回路は、負荷容量
の充放電電流のピーク値を低減するために、アド
レス出力用の制御信号を各ビツトで時間的に遅ら
せ、ずらして出力する構成となつていた。
の充放電電流のピーク値を低減するために、アド
レス出力用の制御信号を各ビツトで時間的に遅ら
せ、ずらして出力する構成となつていた。
〔考案が解決しようとする問題点〕
上述した従来のアドレス出力回路は、アドレス
の値が確定するまでに時間がかかるために、周辺
装置をアクセスタイムが長くなるという欠点があ
る。
の値が確定するまでに時間がかかるために、周辺
装置をアクセスタイムが長くなるという欠点があ
る。
上述した従来のアドレス出力回路に対し、本考
案は、アドレス出力信号の出力時刻をチツプセレ
クト信号に係るものと、内部アドレス信号になる
ものとの２群に分け、かつそれぞれの遅延時間を
セツトアツプ時刻の規格を考慮して設定すること
により、充放電電流のピーク値を低減すると共に
アクセスタイムを損わないようにするという独創
的内容を有する。
案は、アドレス出力信号の出力時刻をチツプセレ
クト信号に係るものと、内部アドレス信号になる
ものとの２群に分け、かつそれぞれの遅延時間を
セツトアツプ時刻の規格を考慮して設定すること
により、充放電電流のピーク値を低減すると共に
アクセスタイムを損わないようにするという独創
的内容を有する。
本考案の回路は、周辺装置のチツプセレクト信
号の係るアドレス信号を出力するアドレス出力バ
ツフアの遅延時間をプログラミングにより指定で
きる第１遅延手段と、 周辺装置の内部セルを指定するための内部アド
レス信号を出力するアドレス出力バツフアの遅延
時間をプログラミングにより指定できる第２遅延
手段 とを設け、チツプセレクト信号と内部アドレス信
号のうちで周辺装置によつて遅く読み取られるセ
ツトアツプ時刻までに内部アドレス信号またはチ
ツプアドレス信号が読み取られるようにプログラ
ミングが行われたことを特徴とする。
号の係るアドレス信号を出力するアドレス出力バ
ツフアの遅延時間をプログラミングにより指定で
きる第１遅延手段と、 周辺装置の内部セルを指定するための内部アド
レス信号を出力するアドレス出力バツフアの遅延
時間をプログラミングにより指定できる第２遅延
手段 とを設け、チツプセレクト信号と内部アドレス信
号のうちで周辺装置によつて遅く読み取られるセ
ツトアツプ時刻までに内部アドレス信号またはチ
ツプアドレス信号が読み取られるようにプログラ
ミングが行われたことを特徴とする。
次に本考案について図面を参照して説明する。
第１図は本考案の一実施例であり、１はCPU、
２はCPU１がアクセスする周辺装置である。
２はCPU１がアクセスする周辺装置である。
ここでCPU１はチツプセレクト信号９のセツ
トアツプ時間TSCSが内部セルを指定するアドレス
信号１３のセツトアツプ時間TSCELよりも小さい
規格を有する、すなわちTSCS＜TSCELであるもの
とする。
トアツプ時間TSCSが内部セルを指定するアドレス
信号１３のセツトアツプ時間TSCELよりも小さい
規格を有する、すなわちTSCS＜TSCELであるもの
とする。
５はCPU１のアドレス出力バツフアの内、周
辺装置２のチツプセレクトに関連するもので、制
御信号１１によつて制御されており、４はCPU
１のアドレス出力バツフアの内、周辺装置２の内
部セル指定に関するもので制御信号１２によつて
制御されている。
辺装置２のチツプセレクトに関連するもので、制
御信号１１によつて制御されており、４はCPU
１のアドレス出力バツフアの内、周辺装置２の内
部セル指定に関するもので制御信号１２によつて
制御されている。
アドレス出力バツフア５の出力であるアドレス
信号７は、デコーダ３によつて解読され、その結
果はチツプセレクト信号９として周辺装置２に供
給される。
信号７は、デコーダ３によつて解読され、その結
果はチツプセレクト信号９として周辺装置２に供
給される。
今、制御信号１１はプログラマブルな遅延回路
８により、基準制御信号１０よりも各ビツトとも
遅延時間TDELAYだけ遅らせて変化するように設定
されており、また制御信号１２はプログラマブル
な遅延回路６を遅延時間０に設定することによ
り、基準制御信号１０と同時に変化するようにプ
ログラムされているものとする。つまりCPU１
は、アドレスを出力する際に、アドレス信号７の
グループとアドレス信号１３のグループとで時間
的にTDELAYだけずらして出力するように設定され
たことになるので、アドレス出力回路の容量性負
荷に対する充放電を時間的にずらせて行う。
８により、基準制御信号１０よりも各ビツトとも
遅延時間TDELAYだけ遅らせて変化するように設定
されており、また制御信号１２はプログラマブル
な遅延回路６を遅延時間０に設定することによ
り、基準制御信号１０と同時に変化するようにプ
ログラムされているものとする。つまりCPU１
は、アドレスを出力する際に、アドレス信号７の
グループとアドレス信号１３のグループとで時間
的にTDELAYだけずらして出力するように設定され
たことになるので、アドレス出力回路の容量性負
荷に対する充放電を時間的にずらせて行う。
このTDELAYはデコーダ３の遅延時間をTDECとす
ると、 TDEC＋TDELAY＜TSCEL−TSCS を満足する様に指定される。この結果、CPU１
は、全ビツトのアドレス信号を基準制御信号１０
に同期して同時に出力した時と実効的に同じタイ
ミングで周辺装置２をアクセスできることにな
り、周辺装置２に対するアクセスタイムを損なう
ことがない。
ると、 TDEC＋TDELAY＜TSCEL−TSCS を満足する様に指定される。この結果、CPU１
は、全ビツトのアドレス信号を基準制御信号１０
に同期して同時に出力した時と実効的に同じタイ
ミングで周辺装置２をアクセスできることにな
り、周辺装置２に対するアクセスタイムを損なう
ことがない。
第２図は、アドレス出力バツフア４，５および
配線等による遅延時間を無視した場合において、
基準制御信号１０発生時点からの制御信号１１、
アドレス信号７および１３と、チツプセレクト信
号９の時間関係を図示すると共に、周辺装置２が
アドレス時間１３を読み取る時刻Ｔ（セツトアツ
プ時間TSCEL）までに、アドレス信号９を読み取
つているべきことを暗示する上式を明示するタイ
ムチヤートである。
配線等による遅延時間を無視した場合において、
基準制御信号１０発生時点からの制御信号１１、
アドレス信号７および１３と、チツプセレクト信
号９の時間関係を図示すると共に、周辺装置２が
アドレス時間１３を読み取る時刻Ｔ（セツトアツ
プ時間TSCEL）までに、アドレス信号９を読み取
つているべきことを暗示する上式を明示するタイ
ムチヤートである。
なお、第１図において、アドレス出力バツフア
４，５毎に遅延回路６，８を設けたのは、アドレ
ス信号７，１３を構成するビツト数が異なる、い
かようなシステムに対しても本考案が適用できる
ように配慮したことによる。
４，５毎に遅延回路６，８を設けたのは、アドレ
ス信号７，１３を構成するビツト数が異なる、い
かようなシステムに対しても本考案が適用できる
ように配慮したことによる。
以上説明したように、本考案はCPUのアドレ
ス出力信号をCPUに接続される周辺装置のセツ
トアツプ時間によりグループ分けを行ない、時間
的にずらして出力するようにプログラムできるの
で、実効的にCPUの周辺装置に対するアクセス
時間に支障をきたすことなく、アドレス出力バツ
フアの負荷容量の充放電電流のピーク値を低減で
きる効果がある。
ス出力信号をCPUに接続される周辺装置のセツ
トアツプ時間によりグループ分けを行ない、時間
的にずらして出力するようにプログラムできるの
で、実効的にCPUの周辺装置に対するアクセス
時間に支障をきたすことなく、アドレス出力バツ
フアの負荷容量の充放電電流のピーク値を低減で
きる効果がある。
第１図は本考案の一実施例を示し、第２図は本
実施例のタイムチヤートを示す。 １……CPU、２……周辺装置、３……デコー
ダ、４，５……アドレス出力バツフア、６，８…
…遅延回路。
実施例のタイムチヤートを示す。 １……CPU、２……周辺装置、３……デコー
ダ、４，５……アドレス出力バツフア、６，８…
…遅延回路。
Claims (1)
- 【実用新案登録請求の範囲】 周辺装置に対するアドレス出力回路において、 前記周辺装置のチツプセレクト信号の係るアド
レス信号を出力するアドレス出力バツフアの遅延
時間をプログラミングにより指定できる第１遅延
手段と、 前記周辺装置の内部セルを指定するための内部
アドレス信号を出力するアドレス出力バツフアの
遅延時間をプログラミングにより指定できる第２
遅延手段 とを設け、前記チツプセレクト信号と前記内部ア
ドレス信号のうちで前記周辺装置によつて遅く読
み取られるセツトアツプ時刻までに前記内部アド
レス信号または前記チツプアドレス信号が読み取
られるように前記プログラミングが行われたこと
を特徴とするアドレス出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7335987U JPH0449722Y2 (ja) | 1987-05-15 | 1987-05-15 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7335987U JPH0449722Y2 (ja) | 1987-05-15 | 1987-05-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63181198U JPS63181198U (ja) | 1988-11-22 |
| JPH0449722Y2 true JPH0449722Y2 (ja) | 1992-11-24 |
Family
ID=30917623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7335987U Expired JPH0449722Y2 (ja) | 1987-05-15 | 1987-05-15 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449722Y2 (ja) |
-
1987
- 1987-05-15 JP JP7335987U patent/JPH0449722Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63181198U (ja) | 1988-11-22 |
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