JPS61228545A - メモリ保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発８Ａは、メモリ用主電源として整流平滑する交流が
遮断された時等の異常電圧に対してメモリを保護するメ
モリ保護回路に関する。

〔従来の技術〕

第２図は従来のメモリ保護回路である。同図において１
はプロセッサ、２けＣＭＯＳメモリで、電源電圧ＶＣＣ
が印加される電源端子２ａ、アース端子２ｂ、チップセ
レクト端子２ｃおよび２ｄ。

コントロールバス３が接続される端子２ｅ１データバス
４が接続される端子２ｆ、アドレスバス５が接続される
端子２ｇを備えている。６は商用電源を降圧した交流電
源、７は全波整流回路、８は平滑用コンデンサ、９は安
定化電源回路、１０はメモリバックアップ用バッテリー
電源、１１および１２はダイオード、１３はスイッチで
ある。

次に第２図の動作について第３図を用いて説明する。ま
ず交流電源６が正常に供給されている場合には、メモリ
電源端子２ａに供給される気圧−は、交流電源６を整流
して安定化された電圧Ｅ、の方がバックアップ用バッテ
リー嘗源１０から供給される電圧Ｅ２より大きいためＶ
ＣＣ−Ｅｌとなっている。この貼スイッチ１３は端子１
３ａと接続され、メモリ２のチップセレクト端子２ｄは
第３図（ｂ）に示すようにメモリ２によって規定される
ノ曳イ（高）レベルＶＣＩＨとなっている。この状態に
おいてメモリ２Ｆｉプロセツサ１とのデータ交換の動作
が可能である。

次に交流電源６をオフにする場合はまずスイッチ１３を
接地側端子１３ｂに接続してチップセレクト端子２ｄを
ロー（低）レベル状態とし、メモリ２を書込み、読出し
ができない非活性状態にした後、交流ｔｆ６をオフにす
れは交流電源６側から供給される電圧Ｅｌは低下し、バ
ックアップ用ノくッテリ重源１０から供給される電圧Ｅ
！より下った時点で、メモＩＪ　を原端子２ａに供給さ
れる電圧ＶＣＣは切替り、Ｖｃｃ　−Ｅ　２となって１
憶保持が達成できる。

また、再度交流電源６がオンし、交流電源６側から供給
される電圧Ｅ１が上昇しバックアップ用バッチ’Ｊ−Ｉ
ＨＧｔｌＯから供給される電圧Ｅ２を越えた時点でメモ
リ電源端子２ａに供給される電圧ＶＣＣは切替りＶＣＣ
−Ｅｌとなる。このＥｌがメモリ２によって規定される
充分な電圧に達した後、スイッチ１３ｒ安定化を源回路
り側の端子１３ａに切替えることにより、メモリ２は再
度プロセッサ１とデータ交換の動作が可能となる。

〔発明が解決しようとする問題点〕

上述した従来のメモリ保■回路にふ・けるスイッチ１３
の切替は第３図に示す通り、交流電源６のオフにおいて
は、交流電源６側から供給される訂正Ｅ１がバックアッ
プ用バッテリ１を源１１よシ供給される電圧Ｅ２に達し
、メモＩＪ　を原端子２ａＫ供給され電圧ＶＣＣが切替
る時点ｔ１よシ前に確実に接地側端子１３ｂに切替える
必要があり、突発的で急激な交流電源６のオフの場合に
は、スイッチ１３の切替が時点ｔ１に追いつかずメモリ
２のデータの内容保持ができない欠点がおる。

また交流電源６の回復に対しては上記Ｅ１がＥ２を越え
てｖｃｃ　−Ｅ、　　Ｋ切替る時点ｔ２より後でこのＶ
ＣＣがメモリ２によって規定される充分な電圧に達した
後にスイッチ１３をハイレベル側１３ａに切替える必要
がある。

〔問題点を解決するための手段） 本発明のメモリ保す回路は、交流電源分全波整流する整
流回路と、この整流回路を平滑してメモリ装置へ供給す
る平滑回路と、前記整流回路の出力である全波整流波形
が正常である場合は前記メモリ装置のチップセレク）Ｍ
子を選択状態にして前記メモリ装置へのアクセスを可能
とし、前記全波整流波形に欠損を検出したときは前記チ
ップセレクト端子を非選択状態にして前記メそり装置へ
のアクセスを禁止するパルス間隔弁別１回路と、前記平
滑回路の出力が所定の電圧になった時に前記パルス間隔
弁別回路をリセットして前Ｌｃ！チップセレクト端子を
選択状態にさせるリセット回路を含んで構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のメモリ保護回路である。第
１図において、第２図と同じ部分は、同一符号に二より
示しである。第２図と異る部分で、２９はメモリ用異常
電圧検出回路であυ交流電源６を全波整流回路７で整流
し平滑用コンデンサ８で平滑し安定化電源回路９を通し
て得られるメモリ用主電源に接続され、１４のパルス間
隔弁別回路と、１５のリセット回路から構成されている
。

１４のパルス間隔弁別回路は、抵抗１６と１７の直列接
続を主電源と並列に接続しその中点ａにゲートを接続し
、主電源と並列に直列接続した抵抗１８とコンデンサ１
占点すに７ノードを接続し、カソードをアースと接続し
たプログラマブルユニジャンクシ箇ントランジスタ１５
（以下Ｉ）　Ｕ　Ｔという）と、中点すとアース間にコ
レクタおよびエミッタを接続し、ペースＣは抵抗２２を
通し平滑前の交流全波整流回路７と抵抗２１を通しアー
スに接続されたＮＰＮ　）ランジスタ２ｏとから構成さ
れる。平滑前の交流全波整流電圧をペースＣに送るため
に交流全波整流回路７と平滑用コンデンサ８の間にはダ
イオード３０が設けられている。

１５のリセット回路は、定電圧ダイオード２３゜抵抗２
４．２５の直列接続を主電源と並列に接続し、抵抗２４
．２５の中点にベースｔ１　コレクタは抵抗２８を通し
て主電源の正電極側に、エミッタはアース側に接続され
たＮＰＮ　トランジスタ２６ト、トランジスタ２６のコ
レクタにベースを、エミッタをアース側にコレクタは前
記ＦＬＩＴ　１５のゲートである中点ｓＫ接続し７ｊＮ
ＰＮ　トランジスタ２７とから構成され、チップセレク
ト信号は中点ａから取り出し、メモリ２のチップセレク
ト端子２ｄと接続する。

つぎＫこの第１図に示す一実施例の動作を説明する。

リセット回路１５において定電圧ダイオード２３のツェ
ナー電圧ｖｚ　は、メモリ２に規定される電源電圧ＶＣ
Ｃの最大値および最少値の範囲内で定常的な主電源のち
′圧Ｅ１より低く設定しておく、このため、交流電源６
が正常に供給されている場合には、定電圧ダイオード２
３はブレークダウンし、トランジスタ２６にベース電流
を供給し、トランジスタ２６はオン（導通）シてトラン
ジスタ２７のベースをアース側に短絡するためトランジ
スタ２７Ｆｉオフ（遮断）している、よってＰ［ＪＴ１
５のゲートである中点ａの気位は抵抗１６と１７で決ま
る主ち源のｔ圧ＥｓＫ近い値に設定されている。また平
滑前の交流全波整流回路７に抵抗２２？通し、ペースＣ
ｔｌ−接続したトランジスタ２０が交流全数整流波形に
同期してオンし、コンデンサ１９が抵抗１８を通し充電
される電荷を放電する六、め、ＰＵＴｌ５のアノードで
ある中点すの電位は」ユ昇せず、ＰＬ！Ｔ１５のゲート
である中点ａの電位な・越えることが出来ずＰＵＴｌ５
はオフ状態となっている。

以上の通りこの状態においては、ＰＵＴｌ５のゲートで
ある中点ａと接続され六メモリ２のチップセレクト端子
２ｄは、メモリ２に規定された電圧に対し充分のハイレ
ベルとなっておシ、メモリ２けプロセッサｌとのデータ
交換が可能である。

次に交流電源６が突然オフとなった場合には。

トランジスタ２０のベースＣに交流全波整流電圧が供給
されなくなり、トランジスタ２０はオフする。するとコ
ンデンサ１９け、抵抗１８を通して抵抗１８とコンデン
サ１９で決せる時定むで充電され、ＰＵＴｌ５のアノー
ドでおる中点すの気位がＰｔＪＴ１５のゲートである中
点ａの電位を越えた時点でＰＵＴｌ　５はオンする。尚
抵抗１８の値は、コンデンサ１９との積で決まる時足数
が交流波形の１サイクル８度に設定され、またＰＵＴｌ
５がオンした場合ＰＵＴ１５の谷点電流以下とならない
様に設定されているため、ＰＵＴｌ５はオンを持続する
。

４　　従って、ＰＵＴｌ５のゲートである中点ａの電位
もほぼアースレベルを持続する。その援主１゛源のｔ圧
Ｅ１は交流電源６のオフに遅れて低下しはじめ、メモリ
用電源ＶＣＣはバックアップ用バッテリ電源からのち圧
Ｅ２に切替る。しかしメモリ２のチップセレクト端子ｚ
ｄ＃１ＰＵＴ１５のゲートである中点ａに接続されてい
るため交流電源６がオフとなり交流１サイクル程度の遅
れですでにアースレベルに切替っているため、メモリ２
の確実な記憶保持が保証される。

次に再度交流電源６がオンした場合には、主電源Ｅ、は
上昇してくるが、リセット回路１５の定電圧ダイオード
２３のツェナー電圧ｖｚを越えるまでトランジスタ２６
Ｊｄペース電流が供給されずオフとなっており、トラン
ジスタ２７は抵抗２８を通しベース電流が供給されオン
状態を持続する。

従ってＰＵＴｌ　５は交流電源６０オンと同時に。

オフ状態となるが、ＰＵＴｌ５のゲートである中点ａの
電位はトランジスタ２７によりほぼアースレベルに維持
される。主電源Ｅ１が上昇してメモリ用電源ＶＣＣが主
電源Ｅ１　に切替り、更に上昇して定１′圧ダイオード
２３のツェナー電圧ｖｚを越えた時点でトランジスタ２
６にベース電流が供給され、トランジスタ２６がオンし
、トランジスタ２７のベースをアース側に短絡するため
トランジスタ２７はオフする。従って、同時にＰＵＴｌ
５のゲートである中点ａの電位がハイレベルになり、メ
モリ２つチップセレクト端子２ｄもハイレベルとなって
メモリ２ｉ１プロセツサｌとのデータ交換が可能になる
。

〔発明の効果〕

以上説明したように本発明は交流電源を平滑した後得ら
れたメモリ用主電源である直流安定化電源に接続され平
滑前の全波整流波形の欠損を検出してオンするパルス間
隔弁別回路と誼直流安定化電源の電圧を検出して前記パ
ルス間隔弁別回路をリセットするリセット回路を設ける
ことにより、交ｉｔ源のオフをいち早く検出してメモリ
用主電源の低下よシ早くメモリを非活性とし、また交流
電源の復帰に対してはメモリ用主電源が充分定常電圧に
近づいたことを検出してメそりを活性化するため、確実
なメモリの記憶保持ができる効果がある。　　　　。

【図面の簡単な説明】

第１図は本発生の一実施例の回路図、第２図は従来のメ
モリ保護回路の回路図、第３図は第２図の動作を示す波
形図である。 １・・・・・・プロセッサ、２・・・・・・ＣＭＯＳメ
モリ、２ト・・・・・メモリ２の電源端子、２ｂ・・・
・・・メモリ２のアースｉ子＋２ｃ、２’・・・・・・
メモリ２のチッグセレク）端子、３・・・・・・コント
ロールノくス、４・・・・・・データバス、５・・・・
・・アドレスバス、６・・・・・・交流電源、７・・・
・・・全波整流回路、８・・・・・・平滑用コンデンサ
、９・・・・・・安定化電源回路、１０・・・・・・バ
ックアップ用バッテリー電源、１１，１２．３０・・・
・・・ダイオード、１３・・・・・・スイッチ％　　１
３ｍ、１３ｂ・・・・・・スイッチの一端子、１４・・
・・・・パルス間隔弁別回路、１５・・・・・・リセッ
ト回路、１６〜１　Ｂ、　　２１．２２．２４．２５゜
２８・・・・・・抵抗、１９・・・・・・フンデ／す、
２０．２６゜２７・・・・・・ＮＰＮ　）ランジスタ、
２３・・・・・・定電圧ダイオード、２９・・・・・・
異常−゛圧検出回路。 代理人　弁理士　　内　原　　　晋１゜ぐ　　　゛ 峯２１２Ｉ 第３０

Claims (1)

【特許請求の範囲】
1. 交流電源を全波整流する整流回路と、この整流回路を平
   滑してメモリ装置へ供給する平滑回路と、前記整流回路
   の出力である全波整流波形が正常である場合は前記メモ
   リ装置のチップセレクト端子を選択状態にして前記メモ
   リ装置へのアクセスを可能とし前記全波整流波形に欠損
   を検出したときは前記チップセレクト端子を非選択状態
   にして前記メモリ装置へのアクセスを禁止するパルス間
   隔弁別回路と、前記平滑回路の出力が所定の電圧になっ
   た時に前記パルス間隔弁別回路をリセットして前記チッ
   プセレクト端子を選択状態にさせるリセット回路を含む
   ことを特徴とするメモリ保護回路。