JPS61230357A - 耐ラツチアツプ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １１些Ｌ１ この発明は、一般に、相補形金属酸化物半導体（ＣＭＯ
Ｓ）集積回路に関するものであり、さらに特定的にいえ
ば、ラッチアップ現象に対する非常に改良された抵抗を
有するＣＭＯＳ集積回路に関するものである。

ｌ亙ｇｇｏＩＩル 金属酸化物半導体技術は、集積回路装置の製作において
最も急速に発展している分野の１つになってきている。

ＭＯＳ’ｆｆｉ界効果トランジスタ（ＭＯＳ　Ｆ　Ｅ　
Ｔ　）は、動作のオンモード／オフモード方法のため、
ディジタルの応用にとって当然の選択である。０ＭＯＳ
構造は、同じチップ上で利用できるローチャンネル装置
およびｐ−チャンネル装置の両方を有し、非常な低電力
放散および高実装密度能力のため、特に魅ノコ的である
。

ｃｖｏｓ装置では、ｎ−チｔ？ンネルおよびｐ−チャン
ネルコンポーネントの両方は、同じサブストレートに組
入れられているので、接合分離は、このサブストレート
と同じ導電形式である装置に必要である。基本的に、こ
れは、このサブストレートと反対の導電形式を有するサ
ブストレートに、井戸を設けることによってなしとげら
れる。サブストレートと同じ導電形式の装置は、こうし
て、そのような井戸に形成されることができる。たとえ
ば、ｎ−井戸は、ｐ−タイプサブストレートに形成され
、ここでｐ−チャンネル装置が、その後構成される。

しかしながら、そのようなサブストレートを用いると、
寄生バイポーラトランジスタが形成される。例では、ｐ
−形サブストレート、ｎ−井戸、およびその後埋め込ま
れたｐ−チャンネル装置のｐ１ドープされた領域は、望
ましくないｐｎＯ形バイポーラトランジスタを形成する
。装置の２つのタイプをそのように極めて近接して組合
わせると、相互の影響が生じ、かつシリコン制御整流器
（ＳＣＲ）を形成しがちであり、シリコン制御整流器（
ＳＣＲ）は、集積回路の！準バイアス電圧が、（温度勾
配、電気雑音パルス、または１Ｒ＃１性放射ａなどの現
象のため）変化するとき、装置のオン状態をトリガする
ことができる。一旦トリガされると、その結果、回路が
「ラッチアップ」を生じる。ラッチアップによって、Ｃ
ＭＯＳ集積回路は電源を短絡させようとする。ラッチア
ップ状態を取除くために、短絡した電力は切断されなけ
ればならない。ラッチアップの傾向は、回路密度ととも
に増加し、それゆえに、ＬＳｒおよびＶＬＳＩは、なし
とげるのが困難である。この発明は、ＣＭＯＳ集積回路
ラツチアツフのこの固有の問題へ向けられる。

０Ｍ０８回路は、ラッチアップ現象に対する抵抗を有し
、これは「保持電流」の直接の機能である。保持電流Ｉ
ｈは、それが付勢されまたはトリガされた後、閉状態ま
たは導通状態にスイッチング装置を維持するために必要
な最小電流である。

エピタキシャル層を有しないウェーハ上に製作される電
流０ＭＯＳ装置では、Ｉｈは、ほぼ２−３ｍＡである。

ラッチアップ同層を処理する１つの先行技術の方法は、
ハスケル（Ｈａｓｈｅｌｌ）によって、共通の譲渡人、
アドバンスト・マイクロ・デバイシーズ社（，６，ｄｖ
ａｎｃｅｄ　Ｍｉｃｒｏ　　Ｑｅｖｔｃｅｓ、　　Ｉｎ
ｃ、　）に腹部されたアメリカ合衆国特許第４．４９５
．０２５号によって教示されているように、「ｌＩ分離
」の使用である。これは、ｐ−ｎ接合漏れ電流、および
正帰還ラッチアップ状態を最小にするために、分離トレ
ンチを組込む技術である。また、ティー・ヤマグチ（Ｔ
　、　Ｙ　ａ＊ａｇｕｃｈｉ）のアメリカ合衆国特許第
４．４８６．２６６号を、見られたい。

ラッチアップ事象を減じるために、ＣＭＯＳ薄膜Ｉ造を
変更する他の方法は、サフアイヤの絶縁層を用いて、井
戸接合分離が必要とされないように、ずべてのコンポー
ネントを絶縁しかつ分離することである。アメリカ合衆
国特許第４．４８４．２０９号を見られたい。アメリカ
（Ｔｅｅ＋ｅｃｕｌａ　）のアメリカ合衆国特許第４，
４１６，０５０号は、同様に、装置が組込まれるシリコ
ンアイランド間に、酸化物層を用いる絶縁層分離方法を
教示している。

他の普及している方法は、個々の装置のまわりに導電ガ
ードリングを用い、回路パラメータに影響を及ぼし、か
つ寄生ＳＣＨの利得係数を減じることであった。

これらの技術の各々は、さもなければ追加された回路コ
ンポーネントにあてられるＥｌｍなダイ空間を用いる、
または非常に複雑なプロセスステップを必要とするとい
う同じ不利な点を有する。

１１匹１」 それゆえに、この発明の目的は、ラッチアップ現象に対
する非常に改良された抵抗を有する０ＭＯＳ構造を提供
することである。

この発明の他の目的は、装置の幾何学的配置を減じ、か
つ性能を増した耐ラッチアップＣＭＯＳ集積回路装置を
提供することである。

この発明のさらに他の目的は、耐ラッチアップＣＭＯＳ
集積回路装置を製造する簡単な方法を提供することであ
る。

この発明のまたさらに他の目的は、装置の幾何学的配置
を減じ、かつ性能を増した耐ラッチアップＣＭＯＳ集積
回路を製作する方法を提供することである。

広い局面では、この発明は、サブストレート、および少
なくとも１つのｐ−チャンネルトランジスタ、および少
なくとも１つのｎ−チャンネルトランジスタ構成を有す
る耐ラッチアップＣＭＯＳ集積回路装置を提供し、ラッ
チアップ抵抗は、保持１１＊Ｉｈの関数であり、前記ト
ランジスタのドレイン領域は、前記サブストレートの近
接して間隔のあいた平行な構成にあり、前記トランジス
タのソース領域は、前記ドレイン領域の上に重なる間隔
のあいた平行な構成にあり、かつ前記トランジスタのゲ
ートは、前記サブストレートを１ねる間隔のあいた平行
な構成にある。ラッチアップに対する抵抗を最適化する
ために、回路の出力は、ゲート間のドレイン領域から引
かれる。

この発明の他の広い局面は、第１導電形式、のサブスト
レートに、耐ラッチアップ相補形金属酸化物半導体（Ｃ
ＭＯＳ）回路を、製造する方法を提供することである。

つまり、前記サブストレートに埋め込まれた第２導電形
式の領域を形成し、前記サブストレート上に第１ゲート
、および前記埋め込まれた領域上に第２ゲートを形成し
、そのため前記ゲートは、第１の平行な平面にあるそれ
ぞれの長手方向軸を有し、眞記埋め込まれた領域から最
も遠い前記第１ゲート側の前記サブストレートに、第１
ソース領域を形成し、かつ前記埋め込まれた領域に最も
近い前記第１ゲート電極側の前記サブストートに、第１
ドレイン領域を形成し、そのため前記第１ソース領域お
よび前記第１ドレイン領域は、第２の平行な平面にあり
・前記第１ゲートの平面にまたがるそれぞれの長手方向
軸を有し、前記第１ドレイン領域に最も近い前記第２ゲ
ート側の前記埋め込まれた領域に、第２ドレイン領域を
形成し、かつ前記第１ソース領域の末端の前記第２ゲー
ト電極側の前記埋め込まれたｗｉ域に、第２ソース領域
を形成し、そのため前記第２ドレイン領域および前記第
２ソース領域は、第３の平行な平面にあり、前記第２ゲ
ートの平面にまたがるそれぞれの長手方向軸を有し、そ
れによって前記第１、第２および第３の平行な平面は、
互いに平行である。

この発明の他の目的、特徴および利点は、次の詳ＩＩｌ
な説明、および同じ参照表示が図面の全体を通じて同じ
特徴を表わす添付の図面を検討すると、明らかとなろう
。

ｍ靴ＡＪし」 発明者が現在意図する、この発明を実行するベストモー
ドを図解する、この発明の特定の実施例を詳細に参照プ
る。代わりの実施例もまた、簡単に説明され、かつ添付
の図面に示される。この説明で参照された図面は、正確
な縮尺率で描かれていない。唯一の回路装置、つまりイ
ンバータがこの発明を例示するのに用いられていること
に注目することが特に重要である。この図面は、この発
明に従って製作される集積回路の一部分のみ図解するこ
とが意図されている。

従来の８１ｍ回路製作技術、たとえばＣＶＤ、ＰＥＣＶ
Ｄ、イオン注入などのいずれかが、形成ステップ全体を
通じて使用されてもよい。ＦＥＴを製作するための酸化
、拡散およびメタライゼーションステップは、周知であ
り、かつ当該技術で理解され、かつ当業者がこの発明を
理解するために詳しく述べる必要はない。この発明の試
験ａｍは、商業的に入手可能な拡散および注入機械を用
いる従来の１．５ミクロン技術で製作された。

この発明を実行するベス１−モードを説明するために、
第１図（キ一層のみ）に示される、従来のＣＭＯＳイン
バータ集積回路１！！！２との比較を説明する。電気的
な等価回路の概略図は、第３図に示される。インバータ
は、現在用いられている最も複雑なＣＭＯＳアレイの基
本的なビルディングブロックである。この教示は、ここ
で、他のビルディングブロック、たとえば論理ゲート、
比較器、およびディジタル論理集積回路のメモリセルに
等しく応用されることを覚えておくことが重要である。

ｐ−チャンネルＭＯ３ＦＥＴ４およびｎ−チャンネルＭ
Ｏ３ＦＥＴ６は、示される直列の共通ゲート構成で動作
可能に結合されるとき、インバータの機能を果たすこと
が公知である。バイアス電圧ｖＣＣでの動作において、
５ボルトではｐ−チャンネルＭＯ３ＦＥＴ４はターンオ
フされ、かつ５ボルトのＶｉｎに対してｎ−チャンネル
ＭＯＳＦＥＴ６はターンオンされる。この動作は、０ボ
ルトのＶｉｎに対して逆になる。これらの２つの安定状
態のいずれかでは、ＭＯＳＦＥＴの１つは、非常に高い
インピーダンスオフ状態にあるため、その組合わせたも
のは、ほぼいかなる定常電流も引かないだろう。実質的
には、いかなる電力放散も生じない。

第１図を参照すると、第１導電形式（この例ではｐ）の
サブストレート８へ、第２導電形式（ｎ）の１戸１０が
注入され、装置、たとえば第１１Ｊ！電形式のＦＥＴが
構成される領域を形成する。

Ｅｌ−ＭＯＳＦＥＴ４の’／−ス領域１２は、通常、ｎ
−ＭＯＳＦＥＴ６のソース領域１４の平面と同じ平面に
あるように注入される。同様に、ｐ−ＭＯＳＦＥＴ４の
ドレイン領域およびｎ−ＭＯＳＦＥＴ６のドレイン領域
１８は、通常、前記ソース平面に平行な他の１つの平面
にあるように注入される。それから、各トランジスタの
ためのゲート領域２０は、前記ソース平面とドレイン平
面との間にある１つの平面に構成される。入力、出力、
およびバイアスピックアップは、それに応じて示される
。

この発明に従って、ラッチアップ現象を最小にするため
に、この構成を断念しなければならなし１゜特に第２ａ
図を参照すると、かつ第３図の同じ例として示すインバ
ータ装置を用いると、ｎ−井戸３０は、サブストレート
２８に埋め込まれ、ここでｐ−チャンネルＭＯＳＦＥＴ
２４が形成される。

サブストレート２８のｐ　−ＭＯＳＦＥＴ２４のソース
領域３２、およびｎ　−ＭＯＳＦＥＴ２６のソース領域
３４は、平行な平面にあるように注入される◎同様に、
井戸のＤ　−ＭＯＳＦＥＴ２４のドレイン領域３６、お
よびサブストレートのｎ　−ＭＯ３ＦＥＴ２６のドレイ
ン領域３８は、それぞれのソース領域３２．３４に互い
に平行である平行な平面にあるように注入される。各ト
ランジスタのソース／ドレインチャンネル領域は、各々
のそれぞれのソース／ドレイン平面によってまたがれる
平行な平面で自動的に配向される。ｐ　−ＭＯ３ＦＥＴ
２４のゲート４０．およびｎ−ＭＯＳＦＥＴ２６のゲー
ト４２は、適当に整列されるために、それぞれのチャン
ネル領域上に、かつ互いに、かつ上述の前記ソース平面
およびドレイン平面に平行である平面に、すなわち基本
的にそれぞれのチャンネル平面と同じ平面に形成される
。

このインバータ装置について、ゲート４０．４２は共通
に結合されるため、それらが、ゲートピックアップ電極
４４で単一構造に接続されて示される。第２図および第
４図−第７図の様々な構成に示されるサブストレートお
よび井戸ピックアップは、この発明に重要ではない任意
の位置に位置決めされる。サブストレートおよび井戸ピ
ックアップ位置は、この発明が実行される特定の装置の
最も有効な幾何学的配置に従って定められる。しかしな
がら、この発明に従ってたとえば第２ｂ図および第４ｂ
図に示されるように、装置の相補的な側面にできるだけ
近い位置にこのようなピックアップの各々を保持するの
が一般に好ましい。これらの構成において、サブストレ
ートおよび井戸ピックアップは、ダイの近接した装置に
よって分けられる。さらに、ドレイン領域３６．３８は
、それらの平行な平面が、ゲート４０．４２によってそ
れぞれ規定される平行な平面間で近接して間隔があけら
れるように注入される。それゆえに、ソース３２．３４
によって規定される平面は、装Ｗ１２２の外側領域上に
ある。

金ｆｉＪＩ４６で受けられる出力■ｏｕｔは、装置１２
２の内側領域で、ドレイン４０．４２の両方から引かれ
る。以下で論じるように、このことはラッチアップ抵抗
をさらに増加させる。バイアス電位Ｖｃｃおよび接地基
準ｙｓｓの両方は、ゲート４０゜４２によって分離され
、かつソース領域３４．３２の外側でそれぞれ結合され
る。

この新規の構造は、次の機構によるラッチアップを最小
にするように思われる。２つの内部ドレインは、この発
明によって教示されるレイアウトで、バイポーラトラン
ジスタのコレクタのように作用する。ｎ−チャンネル装
置のドレイン３４は、ｎｐｎコレクタの機能を果たす。

ｐ−チャンネル装置のドレイン３６は、ｐｎＤコレクタ
の機能を果たす。それゆえに、多くの電流が集められ、
かつ実効電流を消耗させるが、さもなければラッチアッ
プが生じるだろう。

先行技術と比べて、このレイアウトの他の固有の利点は
、互いに遠く離れた２つのＣＭＯＳトランジスタを物理
的に分離することなく、ソース間のｐ＋ないしｎ＋間隔
は、２つのドレイン幅＋２つのゲート幅だけ自動的に増
加される。

第１４図は、ＣＭＯＳインバータ集積回路のだめの構造
的レイアウトの８つの摂動に対して、保持電流Ｉｈの実
験的に測定された値のグラフ表示である。第３図に示さ
れるこの発明による回路は、　　　　□第１図の回路を
通じて、ほぼ１オーダの大きさだけ保持ｉｔ流を増加さ
せる。

第１５図は、第１４図に示される性質と同じ性質のグラ
フ表示であり、回路だけは、エピタキシャルに成長した
ウェーハ／サブストレート上に製作される。このため、
エピタキシャルウェーハ上に処理される装置に対して、
ソース間の増加したｐ＋からｎ＋への間隔のために、保
持電流はほぼ他のオーダの大きさだけ増加される。第３
図に示されるように、この発明に従って製作される回路
は、典型的な動作極限下では、ラッチアップしないこと
に注意されたい。

第８図−第１３図は、この発明の理想化された逐次処理
ステップを、第２図のラインＡ−Ａに沿って図解する。

第８図は、軽くドープされたｐ−導電形式のサブストレ
ート２８、およびそこに形成されるｎ−導電形式の井戸
３０を含む半導体構造の図面である。サブストレート２
８の上方表面上に、二酸化シリコンの比較的薄い絶縁物
１５０（ほぼ１５０ないし５００Ａのオーダ）が形成さ
れている。酸化物５０を形成する典型的な技術は、周囲
の酸素に所望の厚さを形成するのに十分な時間、ほぼ８
００℃ないし１１００℃の範囲の温度まで、下にあるサ
ブストレートを加熱することである。

第９図および第１０図は、製作のさらに他の段階の横断
面図である。かつプロセスのこの段階のステップの詳細
な例は、この発明の共通の譲受人に譲渡された、アメリ
カ合衆ｌ特許第４．４８１゜７０５号（ハスケル）、ｒ
ｃＭＯＳ集積回路のフィールド分離領域をドープする方
法（ＰＲＯＣＥＳＳ　　ＦＯＲＤＯＰＩＮＧ　　ＦＩＥ
ＬＤ　　ｌ５ＯＬＡＴＩＯＮ　　ＲＥＧＩＯＮＳ　　Ｉ
Ｎ　　０ＭＯＳ（ＮＴＥＧＲＡＴＥＤ　　ＣＩＲＣＵＩ
ＴＳ）Ｊに説明されており、かつここで参照することに
よって援用する（井戸のフィールド注入は任意である）
。

第１１図は、薄いゲート酸化物１１５４　（２５０人の
オーダ）が、従来の方法によって成長された後のステッ
プが完了した構造を示す。回路装置のポリシリコンゲー
ト４０．４２を形成するために、共通の技術が用いられ
、たとえばフォトレジストマスクを用いることによって
、トランジスタのゲート４０．４２を規定するのに用い
られる析出されたポリシリコン層をパターン化する。

第１図および第２Ａ図を簡単に参照すると、先行技術と
この発明との決定的な差は、このステップで規定される
ゲート構造にあることがわかる。

上で示したように、この発明の実験的な研究は、１．５
ミクロンの技術（規定されたチャンネルの長さ〉で行な
われた。構造のすべての寸法は、選択された大きさの技
術に従って定められる。言い換えると、チャンネルの長
さおよび幅は、この方法または構造に対する制限ではな
い。いかなる大きざの０ＭＯＳ装置も、この発明に従っ
てレイアウトされることができ、かつ類似の結果が得ら
れる。それゆえに、この発明を実行するために、他の特
定の寸法をさらに説明する必要はない。

ｎ−ＭＯＳＦＥＴゲート４２に平行な甲面にｐ−ＭＯＳ
ＦＥＴゲート４０を形成すること（第２図に最もよく示
される）は、第２図、第４図−第６図、第１２図および
第１３図に示されるソースおよびドレイン注入物に対し
て類似の平行平面幾何学的配置で結合されるとき、ラッ
チアップに対する非常に増加した抵抗を生じるステップ
である。

第１２図は、ｐ　−ＭＯ３ＦＥＴ２４のソース３２、ド
レイン３６．およびｎ＋導導電形式−井戸ビックアップ
、およびｎ　−ＭＯＳＦＥＴ２６のソース３４．ドレイ
ン３８．およびｐ＋＋電形式サブストレートピックアッ
プを注入した後のステップが完了した構造の横断面を提
供する。さらにゲート形成におけるのと同様、ドレイン
領域が近接して間隔があけられ、かつソース領域がドレ
インおよびゲート上に重なるように、互いに平行な平面
にこれらの領域が形成される結果、ラッチアップに対す
る非常に増加した抵抗が生じる。

第１３図は、最終ステップが完了した後の構造の横断面
を示し、従来の技術に従って形成された絶縁物層５８．
金属配置１６０、およびバッジページコン上側層６２が
示される。出力ｖｏＵｔは、ゲート平面間のドレイン３
６．３８から引かれる。

第１５図に示されるように、この構造は、エピタキシャ
ルに成長したウェーハサブストレート上に形成されたと
き、試験条件下で全（ラッチアップしなかった。

この方法は、一般的であるように思われる。同じオーダ
の効果を得るために、多くのＣＭＯＳ回路レイアウトを
製作することが用いられる。−例としてｎ−井戸方法を
用いると、代わりのインバータ回路は、第４図（隣接し
ているコンタクト）、概念はまた、ｐ−井戸（第７図）
また（ま他の０ＭＯＳ方法に応用することができる。

この発明の応用はまた、第６図に示されるように、「ド
ーナツ」構造０ＭＯＳＦＥＴ装置に応用されている。こ
の特定のインバータ回路装置では・それぞれのソース領
域３２．３４、ドレイン領域３６．３Ｂ、およびゲート
４０．４２は、互いに平行な平面幾何学的配置によって
説明または規定されることができないが、それぞれのソ
ースの内側にそれぞれのドレインの少なくとも一部を有
する基本構造が維持される。

第２図、第４図−第６図の実施例の全体を通じて示され
るように、かつ第１４図ないし第１７図にさらに示され
るように、ラッチアップに対する抵抗は、回路バイアス
電位■ｃｃ、回路接地基準■ＳＳが、構造上に重なるメ
タライゼーションからそれぞれ−のソース領域３２およ
び３４に供給されるとき、すなわち電極が、構造のそれ
ぞれのゲートおよびドレイン領域によって分離されると
き最小にされる。さらに、装置の出力Ｖｏｕｔは、構造
の中央のドレイン領域３６．３８から引かれるとき、ラ
ッチアップに対する最も高い抵抗を有する装置を提供す
る。第１６図および第１７図は、従来のレイアウトおよ
びこの発明に対してそれぞれ得られる実験データを示す
。各場合は、ＡＢＣ順に表示されるドレイン領域のいず
れか１つからＶｏｕｔを引くことを表わす。

この発明は、特に、高電圧回路、たとえば、特にラッチ
アップしがちなＥＰＲＯＭまたはＥＥＰＲＯＭに適する
。

図解および説明するために、この発明の好ましい実施例
を説明してきた。網羅的であること、または開示された
まさにその形にこの発明を限定することを意図しておら
ず、かつ上述の教示に鑑み、明らかに多くの修正および
変更（たとえばプロセスステップのシーケンスに）が可
能である。この発明の原理およびその実際の応用を説明
するために、実施例が選択されかつ説明され、それによ
って当業者は、考えられる特定の使用に適するように１
様々な実施例で、および様々な修正でこの発明を最もよ
く利用することができる。この発明の範囲は、前掲の特
許請求の範囲、およびその均等物の両方によって規定さ
れることを意図しても）る。

【図面の簡単な説明】

第１図は、従来の先行技術のＣＭＯＳインバータ集積回
路構造のための典型的なレイアウトの概略図の平面図（
頂部）である。 第２ａ図は、ｎ−井戸ＣＭＯＳインバータ集積回路構造
のこの発明によるレイアウトの概略図の平面図（頂部）
である。 第２ｂ図は、サブストレートおよび井戸ピックアップの
好ましい配向で、第２図に示されるこの発明によるレイ
アウトの概略図の平面図（頂部）である。 第３図は、第１図および第２図に示される回路の電気的
概略図である。 第４ａ図は、第２図に示されるこの発明による代わりの
実施例の平面図（頂部）である。 第４ｂ図は、サブストレートおよび井戸ピックアップの
代わりの配向で第４ａ図に示されるこの発明によるレイ
アウトの概略図の平面図（頂部）である。 第５図は、第２図に示されるこの発明による他の代わり
の実施例の平面図（頂部）である。 第６図は、第２図に示されるこの発明による他の代わり
の実施例の平面図（頂部）である。 第７図は、ｐ−井ＰＣＭ０Ｓイ＞ｔ＜−夕ｆｌｉＦＬ”
を回路構造のこの発明によるレイアウトの概略図の平面
図（頂部）である。 第８図−第１３図は、第２図に示される実施例、部分Ａ
−Ａに対して、この発明による製造方法のためのプロセ
スシーケンスを示す横断面図である。 第１４図は、第２図の装置のための、保持電流のプロッ
トに対する様々な代わりの構造レイアウトを示す、実験
データのグラフ表示である。 第１５図は、エピタキシャルウェーハ上に厘め込まれた
第２図の装置のための、保持電流のプロットに対する様
々な代わりの構造レイアウトを示す、実験データのグラ
フ表示である。 第１６図は、第１図に示される先行技術の装置、および
保持ｔｉ流のプロットに対する図面に指定される様々な
出力電極の組合わせの平面図（頂部）を示す。 第１７図は、第２図に示されるこの発明の構造、および
保持電流のプロットに対する図面に指定される様々な出
力電極の組合わせの平面図（頂部）を示す。 図において、２４はｐ−ＭＯＳＦＥＴ、２６は＊−ＭＯ
ＳＦＥＴ、２８はｐ−導電形式サブストレート、３０は
ｎ−導電形式井戸、３２および３４はソース領域、３６
および３８はドレイン領域、４０および４２はゲート、
４４はゲートピックアップ電極、４６は金１［，５０お
よび５８は絶縁物層、５４はゲート酸化物層、６０は金
属配線、６２はパッシベーション層である。 口 ″　　　３　　　　　　　山

Claims (24)

【特許請求の範囲】
1. （１）第１導電形式の第１トランジスタ、および前記第
   １トランジスタに相補的な第２導電形式の第２トランジ
   スタを有する耐ラッチアップ集積回路装置であつて、前
   記トランジスタは、電気的に結合され、 前記第１トランジスタは、第１平面にある長手方向軸を
   有し、 前記第２トランジスタは、第２平面にある長手方向軸を
   有し、このため前記第１および第２平面は、近接して間
   隔のあいた平行な構成にあり、それによつて前記集積回
   路装置は、ラッチアップに対して非常に抵抗がある、装
   置。
2. （２）サブストレート、およびラッチアップ抵抗が保持
   電流Ｉｈの関数である構成で結合される少なくとも１つ
   のｐ−チャンネルトランジスタおよび少なくとも１つの
   ｎ−チャンネルトランジスタを有するＣＭＯＳ集積回路
   装置において、前記装置の前記ラッチアップ抵抗を増加
   させる改良であって、 前記トランジスタのドレイン領域は、近接して間隔のあ
   いた平行な構成で、前記サブストレートにある長手方向
   軸を有し、 前記トランジスタのソース領域は、間隔のあいた平行な
   構成で前記サブストレートにあり、かつ前記近接して間
   隔のあいたドレイン領域の少なくとも一部分上に重なる
   長手方向軸を有し、かつ前記トランジスタのゲート領域
   は、前記サブストレートを重ね、かつ間隔のあいた平行
   な構成にあり、それぞれのソースおよびドレイン平面が
   またぐ長手方向軸を有することを特徴とする、装置。
3. （３）前記装置の出力は、前記ゲート領域間の前記ドレ
   イン領域からひかれることをさらに特徴とする、特許請
   求の範囲第２項記載の装置。
4. （４）耐ラッチアップ相補形金属酸化物半導体（ＣＭＯ
   Ｓ）集積回路であつて、 第１導電形式を有するサブストレート、および前記サブ
   ストレートに埋め込まれる、第２導電形式を有する領域
   、 前記サブストレートにあり、前記第２導電形式を有し、
   かつ第１ソース領域を規定する第１領域、前記埋め込ま
   れた領域に近接して間隔をあけて前記サブストレートに
   あり、前記第２導電形式を有し、かつ前記サブストレー
   トの前記第１ソース領域に平行に近接して間隔のあいた
   第１ドレイン領域、およびその間の第１チャンネル領域
   を規定する第２領域、 前記埋め込まれた領域にあり、前記第１導電形式を有し
   、かつ前記サブストレートの前記第１ドレイン領域に平
   行に近接して間隔のあいた第２ドレイン領域を規定する
   第３領域、 前記サブストレートの前記第２領域の末端の前記埋め込
   まれた領域にあり、前記第１導電形式を有し、かつ前記
   第３領域に平行に近接して間隔のあいた第２ソース領域
   、およびその問の第２チャンネル領域を規定する第４領
   域、 前記サブストレートを重ね、かつ前記第１チャンネル領
   域上に重なる第１ゲート層、 前記第１ゲート層に平行で、前記埋め込まれた領域上に
   重ねられ、かつ前記第２チャンネル領域上に重なる第２
   ゲート層、 前記第１および第２領域、および第１ゲート層が、一方
   の形式のＭＯＳ装置を形成し、かつ前記第３および第４
   領域、および第２ゲート層が、前記一方の形式に相補的
   な形式のＭＯＳ装置を形成するように、前記ソース、ド
   レインおよびゲートを電気的に結合する相互接続手段を
   備え、 それによつて前記装置は、増加したラッチアップ抵抗を
   有するＣＭＯＳ集積回路を形成する、回路。
5. （５）前記第１ゲート層と前記サブストレートの間に、
   かつ前記第２ゲート層と前記埋め込まれた領域との間に
   インタスティシャル誘導体層をさらに備える、特許請求
   の範囲第４項記載の回路。
6. （６）前記相互接続手段は、 前記ゲート層を入力信号に接続する電極を形成するため
   にパターン化される、導電性材料の第１層、 前記回路の出力電極を形成するためにパターン化される
   、前記ドレイン領域を接続する導電性材料の第２層、 前記第１領域をバイアス電位に接続する電極を形成する
   ためにパターン化される、導電性材料の第３層、および 前記第４領域を異なるバイアス電位に接続する電極を形
   成するためにパターン化される、導電性材料の第４層を
   さらに備える、特許請求の範囲第５項記載の回路。
7. （７）サブストレートを有する耐ラッチアップ相補形金
   属酸化物半導体（ＣＭＯＳ）集積回路であつて、前記サ
   ブストレートと反対の導電形式の井戸、少なくとも１つ
   のｐ−チャンネルトランジスタ、および少なくとも１つ
   のｎ−チャンネルトランジスタを含み、各々は入力およ
   び出力端子を有し、かつ一つは前記井戸に位置決めされ
   、前記ｎ−チャンネルトランジスタのソースを規定する
   、前記サブストレートにある第１のドープされた領域、
   および 前記ｎ−チャンネルトランジスタのドレインを規定する
   、前記サブストレートにある第２のドープされた領域を
   備え、前記第１および第２領域は、その間の前記サブス
   トレートに、前記ｎ−チャンネルトランジスタのチャン
   ネル領域を形成するように間隔があけられた第１平行な
   平面にある長手方向軸をそれぞれ有し、 前記サブストレートで前記第２のドープされた領域から
   近接して間隔があけられ、前記ｐ−チャンネルトランジ
   スタのためのドレインを規定する第３のドープされた領
   域、および 前記ｐ−チャンネルトランジスタのためのソースを規定
   するサブストレートの第４のドープされた領域をさらに
   備え、前記第３および第４領域は、その間の前記サブス
   トレートに、前記ｐ−チャンネルトランジスタのチャン
   ネル領域を形成するように間隔があけられた第２の平行
   な平面にある長手方向軸をそれぞれ有し、前記第２平面
   は、前記第１の平行な平面と互いに平行であり、 前記ｎ−チャンネルトランジスタの前記チャンネル領域
   を重ねる第１ゲート層、および 前記ｐ−チャンネルトランジスタの前記チャンネル領域
   を重ねる第２ゲート層を備え、前記第１および第２ゲー
   ト層は、前記第１および第２の平行な平面と互いに平行
   である第３の平行な平面にある長手方向軸をそれぞれ有
   し、かつ 前記トランジスタを電気的に結合する相互接続手段をさ
   らに備える、回路。
8. （８）前記ゲート層とそれぞれのチャンネルとの間にイ
   ンタスティシャル酸化物層を備える、特許請求の範囲第
   ７項記載の回路。
9. （９）前記酸化物層は、ほぼ１５０ないし５００Åの範
   囲の厚さを有する、特許請求の範囲第８項記載の回路。
10. （１０）前記相互接続手段は、 前記サブストレート上に重ねられ、前記ｎ−チャンネル
    ソースを回路接地基準電位に結合する導電性材料の薄膜
    をさらに備える、特許請求の範囲第８項記載の回路。
11. （１１）前記相互接続手段は、 前記サブストレート上に重ねられ、前記ｐ−チャンネル
    ソースを回路バイアス基準電位に結合する導電性材料の
    薄膜をさらに備える、特許請求の範囲第１０項記載の回
    路。
12. （１２）前記相互接続手段は、 前記サブストレート上に重ねられ、前記第１ゲートおよ
    び前記第２ゲートを回路入力信号に結合する導電性材料
    の薄膜をさらに備える、特許請求の範囲第１１項記載の
    回路。
13. （１３）前記相互接続手段は、 前記サブストレート上に重ねられ、前記ｎ−チャンネル
    ドレインに結合される出力電極を形成する導電性材料の
    薄膜をさらに備える、特許請求の範囲第１２項記載の回
    路。
14. （１４）前記相互接続手段は、 前記サブストレート上に重ねられ、前記ｐ−チャンネル
    ドレインに結合される出力電極を形成する導電性材料の
    薄膜をさらに備える、特許請求の範囲第１３項記載の回
    路。
15. （１５）前記ｐ−チャンネルドレインおよび前記ｎ−チ
    ャンネルドレインが結合される、特許請求の範囲第１４
    項記載の回路。
16. （１６）第１導電形式の第１トランジスタ、および前記
    第１トランジスタに相補的な第２導電形式の第２トラン
    ジスタを有する耐ラッチアップ集積回路装置を製作する
    方法であつて、 長手方向軸が第１平面にあるように、前記第１トランジ
    スタを形成し、 長手方向軸が第２平面にあるように、前記第２トランジ
    スタを形成し、そのため前記第１および第２平面は近接
    して間隔のあいた平行な構成にあり、 それによつて前記回路装置は、ラッチアップに対して非
    常に抵抗がある、方法。
17. （１７）第１導電形式のサブストレートに、耐ラッチア
    ップ相補形金属酸化物半導体（ＣＭＯＳ）回路を製作す
    る方法であって、 前記サブストレートに埋め込まれた第２導電形式の領域
    を形成し、 前記サブストレート上に第１ゲート、および前記埋め込
    まれた領域上に第２ゲートを形成し、そのため前記ゲー
    トは、第１の平行な平面にある長手方向軸をそれぞれ有
    し、 前記埋め込まれた領域から最も遠い前記第１ゲート側で
    、前記サブストレートに第１ソース領域を形成し、かつ
    前記埋め込まれた領域に最も近い前記第１ゲート電極側
    で、前記サブストレートに第１ドレイン領域を形成し、
    そのため前記第１ソース領域および前記第１ドレイン領
    域は、第２の平行な平面にあり、前記第１ゲートの平面
    にまたがる長手方向軸をそれぞれ有し、 前記第１ドレイン領域に最も近い前記第２ゲート側で、
    前記埋め込まれた領域に前記第２ドレイン領域を形成し
    、かつ前記第１ソース領域の末端の前記第２ゲート側で
    、前記埋め込まれた領域に第２ソース領域を形成し、そ
    のため前記第２ドレイン領域および前記第２ソース領域
    は、第３の平行な平面にあり、前記第２誘導体の平面に
    またがる長手方向軸をそれぞれ有し、 それによつて前記第１、第２および第３の平行な平面は
    、互いに平行である、方法。
18. （１８）前記第１ゲートと前記サブストレートとの間に
    インタスティシャル誘導体層を形成し、かつ 前記第２ゲートと前記埋め込まれた領域との間にインタ
    スティシャル誘導体層を形成することをさらに備える、
    特許請求の範囲第１７項記載の方法。
19. （１９）インタスティシャル誘導体層を形成するステッ
    プは、 二酸化シリコンの薄膜として前記誘導体を形成すること
    をさらに備える、特許請求の範囲第１８項記載の方法。
20. （２０）前記第１および第２ゲートを形成するステップ
    は、 前記ポリシリコンのゲートを形成することをさらに備え
    る、特許請求の範囲第１７項記載の方法。
21. （２１）前記第１ソースおよび前記第１ドレインを形成
    するステップは、 前記第２導電形式のイオンで前記サブストレートの前記
    領域をドープすることをさらに含む、特許請求の範囲第
    ２０項記載の方法。
22. （２２）前記第２ドレインおよび前記第２ソースを形成
    するステップは、 前記第１導電形式のイオンで前記埋め込まれた領域の前
    記領域をドープすることをさらに含む、特許請求の範囲
    第２１項記載の方法。
23. （２３）前記ドレイン領域から前記回路の出力を引くた
    めに電極を形成することをさらに備える、特許請求の範
    囲第２２項記載の方法。
24. （２４）特許請求の範囲第２２項に示される方法に従つ
    て構成される耐ラッチアップＣＭＯＳ回路。