JP3201520B2 - トランジスタ - Google Patents

トランジスタ

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JP3201520B2
JP3201520B2 JP19539189A JP19539189A JP3201520B2 JP 3201520 B2 JP3201520 B2 JP 3201520B2 JP 19539189 A JP19539189 A JP 19539189A JP 19539189 A JP19539189 A JP 19539189A JP 3201520 B2 JP3201520 B2 JP 3201520B2
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    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI

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  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、集積回路の分野に関し、更に詳しくは、シ
リコン・オン・インシュレータ（SOI）技術によって形
成されるゲート絶縁電界効果トランジスタに関する。
（関連技術の開示） 本出願は、1988年２月１日に出願された米国特許出願
番号第150,799号、およびいずれも1988年７月８日に出
願され、いずれもテキサス・インスツルメント社に譲渡
された米国特許出願番号第216,933号（TI−13559）およ
び第216,932号（TI−13560）に関する。
（従来技術） シリコン・オン・インシュレータ（SOI）技術は集積
回路の分野においてその重要性が高まってきた。SOI技
術は、絶縁層上に横たわる半導体材料層にトランジスタ
の形成するもので、最も一般的なSOI構造の例は、二酸
化シリコン層上に形成されるシリコンの単結晶層であ
る。半導体バルクに集積回路を形成する際生じる寄生要
素を減少させるため、SOI技術を用いて、高性能かつ高
密度の集積回路が実現可能である。例えば、バルクにMO
Sトランジスタを形成するソース／ドレイン領域とその
下に横たわる基板間の接合部において寄生容量が生じ、
更にこのソース／ドレイン領域と基板領域間の接合部の
絶縁が破壊する可能性もまた存在する。寄生要素の他の
例は、半導体・バルクにおけるCMOS技術で生じ、この場
合、隣接するウェル内のｎチャンネル・トランジスタお
よびｐチャンネル・トランジスタによって形成された寄
生バイポーラ・トランジスタによって、ラッチ・アップ
の問題の生じる可能性がある。SOI構造はこのような寄
生要素を有意義に軽減し、構造の接合部の耐絶縁破壊を
向上させるので、SOI技術は集積回路の高性能化および
高密度化に非常に適している。
SOI技術に類似したものにシリコン・オン・サファイ
ア（SOS）技術があり、この技術は、SOI技術と関連して
上述したものと同様の効果を提供することに留意するべ
きである。本発明で開示する内容は、SOS構造にもまた
適用できることに留意するべきである。
しかし、SOI構造において下に横たわる絶縁膜は、ト
ランジスタの特性に関して一定の問題を生じる。トラン
ジスタ・バルクでは、MOSトランジスタの本体ノードへ
の電気的接続は基板を介して容易に行われる。本体ノー
ドのバイアスが比較的固定されていると、ドレイン・ソ
ース間電圧に対して安定なしきい値電圧が供給される。
しかし、本体ノードが基板の下に横たわる絶縁膜によっ
て基板から絶縁されるため、従来のSOIトランジスタは
電気的にフローティングしている本体ノード（すなわ
ち、本体内の空乏層にならない領域）を有する。ドレイ
ン・ソース間バイアスが十分であれば（場合によって
は、ゲート・バイアスがゼロであっても）衝突電離が、
ドレイン近傍で一対の電子孔を発生させ、これは、多数
のキャリアが本体ノード方向へ移動し少数のキャリアが
ドレイン方向へ移動するため、トランジスタの本体ノー
ドとソースとの間に電圧差を発生する。この電圧差は、
有効しきい値電圧を低下させると共にドレイン電流を増
加させ、結果としてドレインの電流−電圧特性において
周知の「キンク」を発生する。
更に、SOIトランジスタには、基板をゲートとし、ま
たトランジスタの下に横たわる絶縁膜をゲート誘導体と
する寄生「背面チャンネル」トランジスタがある。この
背面チャンネルは、埋設された絶縁体とのインターフェ
ースの近傍の本体に沿ってドレイン・ソース間の漏れ経
路を発生する可能性がある。更に、誘電性によって絶縁
された本体ノードは、本体ノードとゲート間を容量結合
し、本体ノードとソースおよびドレイン間をダイオード
結合し、本体ノードをバイアスするため、しきい値電圧
に影響を及ぼす。これらの各要素は設計に対してトラン
ジスタの望ましくない動作のずれを発生し、トランジス
タの動作特性の不安定性を増加させる。
したがって、トランジスタの本体ノードに電気的バイ
アスを与えることは有効である。有効な本体ノードのバ
イアスとは、バルクの場合と同様に、本体ノードをMOS
トランジスタのソースとオーム接触させることである。
このことは、トランジスタのソース・ノードを明確に
し、トランジスタの本体ノードからソース・ノードに接
続を行うことを必要とする。従来の本体・ソース・ノー
ド間接続の方法では、製造工程の比較的速い段階でドレ
インおよびソースとしてのゲートの側面でのメサ領域を
明確にする必要がある。このような方法の一例は、1988
年２月１日に出願され、テキサス・インスツルメンツ社
に譲渡された共願の米国特許出願番号第150,799号に記
載され、ここで、ソースは、ゲートに隣接し本体と同じ
導電性になるよう注入を受けたメサに供する部分として
定義され、このメサに供する部分は耐熱性金属ケイ化物
を介してソースに接続される。
ゲート・アレーのようなマスク書込み可能論理素子の
製造において、ルーチングは、製造工程の中で可能な限
り遅く行ない、特定のゲートに対してトランジスタの役
割を決定する命令付けに最大の柔軟性を与えることが望
ましい。従来のゲート・アレーでは、マスク段階は通常
相互接続の振り分けとゲート使用を実行する段階である
ので、トランジスタのいずれのノードをゲートにし、い
ずれをソースにするかの特定は、金属接点と金属のマス
ク段階で行われることが望ましい。
したがって、本発明の目的は、絶縁体上にある半導体
領域に形成されたゲート絶縁電界効果トランスジタを提
供することであり、ここで、トランジスタのドレイン・
ノードとソース・ノードの特定は製造工程の比較的遅い
段階で行うことが可能である。
本発明の他の目的は、このような特定が金属接点マス
ク段階で可能なトランジスタを提供することである。
本発明の他の目的は、ソースとドレイン拡散物をケイ
化物で被覆することと組み合わせて製造可能なトランジ
スタを提供することである。
本発明の更に他の目的は、トランジスタの有効チャン
ネル幅を減じることなくこのような接点を設けたトラン
ジスタを提供することである。
本発明の他の目的および特徴は、本明細書および添付
図を参照することによって当業者に明らかとなる。
（発明の概要） 本発明は、ゲートを絶縁したシリコン・オン・インシ
ュレータ型電界効果トランジスタに関し、これは、モー
ト領域のソースおよびゲート部分の両方に配設された本
体ノードと同じ導電性の不純物添加を行った接点領域を
有する。接点領域と本体ノード（ゲート電極の下に横た
わる）は同じ導電性なので、接点領域は本体ノードにオ
ーム接触する。マスクは、ケイ化作用によって両側の接
点領域がソースとドレイン拡散物に表面で接触するのを
防止し、一方ケイ化作用部分がソースとドレイン領域の
多くの部分を覆うことを可能にし、直列抵抗を減少させ
るために使用される。接点マスクの段階では、接点は選
択した側の接点領域および同じ側のソース領域にエッチ
ングによって設けることが可能である。金属化の段階で
は、ソース拡散物を接点領域に接触させることができ、
本体ノードに最適なバイアスを供給する。
（実施例） 第１図および第２図は、それぞれ、従来技術によるｎ
チャンネルSOIトランジスタの平面図と断面図を示す。
第２図に示すように、トランジスタは、シリコン基板２
の上に形成された絶縁膜４の上に横たわるメサ５中に形
成される。メサ５は単結晶シリコンである。絶縁膜４は
通常二酸化シリコンである。絶縁体４上へのメサ５の形
成は、SIMOX（酸素注入分離法）、酸化多孔質シリコン
法（FIPOS）および薄膜ゾーン溶融再結晶法（ZMR）等の
多くの周知の方法のいづれかで行うことが可能である。
SIMOX処理の例は、1987年４月７日に出願され、テキサ
ス・インスツルメンツ社に譲渡された米国特許出願番号
第035,126号に述べられている。
熱的に成長された二酸化シリコン、堆積による窒化シ
リコン、またはこれらの組み合わせ等のゲートの絶縁体
14が、メサ５上に配設される。多めに不純物添加した多
結晶質シリコンによって通常形成されたゲート電極10
が、ゲート絶縁体14上に形成され、第１図および第２図
に示すMOSトランジスタのゲートを形成する。ソース領
域６およびドレイン領域８は、多量に不純物を添加した
ｎ形領域で、イオン注入およびこれに続く拡散によって
形成される。第２図に示すように、この例の従来のトラ
ンジスタは、周知の少量の不純物を添加したドレイン構
造にしたがって形成され、自己整合法によって注入され
た少量の不純物を添加した領域18（通常側壁部の酸化フ
ィラメント16の形成に先立って）を有している。側壁部
の酸化フィラメントを用いて少量の不純物を添加したド
レイン・トランジスタを形成する方法の例が、1982年11
月２日に出願され、テキサス・インスツルメント社に譲
渡された米国特許第4,356,623号に説明されている。第
１図および第２図に示すソース領域６およびドレイン領
域８の多量に不純物を添加した部分は、ゲート電極10お
よび側壁部の二酸化フィラメント16とに対して自己整合
法によって形成され、メサ５の表面から絶縁体４と共に
インターフェイスまで完全に伸びる。本体ノード領域12
はｐチャンネル領域で、ソース領域６およびドレイン領
域８の形成に使用されたｎ形の不純物は添加されていな
いが、最初に形成されたのと同じ導電性および濃度（ソ
ース領域６およびドレイン領域８の不純物の濃度に対し
て少量の不純物を添加したｐ形シリコン）を保持する。
側壁部の絶縁フィラメント23はメサ５の端部を不活性に
する。
チタニウム・二酸化シリコンのような耐熱性の金属ケ
イ化物膜22がソース領域６およびドレイン領域８、並び
にゲート電極10の被覆として第２図に示されることに留
意しなくてはならない。このようなケイ化は半導体層の
シート抵抗の減少に有効であり、1987年９月１日に出願
され、テキサス・インスツルメント社に譲渡された米国
特許第4,690,730号で述べられているような周知の自己
整合直接反応式ケイ化処理にしたがって行われることが
望ましい。このようなケイ化は、勿論トランジスタの動
作にとって本質的なものではない。モリブデン、タング
ステンおよびコバルトのような従来ケイ化に使用される
周知の耐熱性金属のいづれか１つが、ケイ化物膜22の形
成に選択的に使用可能である。
第１図および第２図に示すトランジスタ１の場合、本
体ノード12は第１図および第２図に示すトランジスタ中
で電気的に絶縁される。ソース領域６およびドレイン領
域８はメサ５の全幅に渡って絶縁体４に達するように伸
びるため、またソース領域６およびドレイン領域８の自
己整合は本体ノード12をゲート電極10の下部にのみ存在
させるため（もし少量の不純物を添加した領域18が存在
する場合はその下部も）、第１図および第２図に示す構
造では、本体ノード12に接点を形成することは不利であ
る。したがって、従来のSOI技術では、各MOSトランジス
タの本体ノード12はフロート状態である。
SOIトランジスタ１のフロート状態にある本体ノード
は、トランジスタの性能および性能の安定性にある種の
問題を生じる。最初の問題は、基板２をゲート電極と
し、絶縁膜４をゲート絶縁物とする寄生「背面チャンネ
ル」トランジスタの存在である。この背面チャンネル
は、トランジスタの位置での基板２の局部電位に応じ
て、絶縁膜４にインターフェイスの近傍で本体ノード12
に沿ったドレンイン・ソース間の漏れ経路を与える可能
性がある。更に、本体ノード12の電圧はトランジスタの
しきい値電圧（Vt）に影響を及ぼすことは周知である。
バルク素子では、MOSトランジスタの本体ノードは基板
によってバイアスされるのに対し、第１図および第２図
に示すトランジスタの誘電性によって絶縁される本体ノ
ード12では、本体ノード12とゲート電極10間の容量結
合、本体ノード12とソース領域６およびドレイン領域８
間のダイオード結合が行われ、本体ノード12を望ましく
ない電位でバイアスさせる。更に、ドレイン近傍のキャ
リアが十分に高い電位で電子孔対が作られる場合、衝突
電離が発生し、これは、少数のキャリアがドレイン方向
に移動する一方多数のキャリアは本体ノード方向へ移動
するので、本体ノード12とソース領域６との間に電圧差
を生じる原因となり、有効しきい値電圧を低下させ、ド
レイン電流を増加させる（すなわち、周知の「キンク」
効果）。
第３図乃至第５図は、本発明にしたがって製造された
トランジスタ100を示し、ここで第１図および第２図に
示す従来のトランジスタ１の構成要素を示すのに使用し
たのと同じ参照番号を用いて同じ素子を表す。以下に説
明するように、従来のトランジスタ１に関して上述した
フロート状態にある本体ノードの問題を緩和するため、
トランジスタ100はソースと本体ノードとの間に接点を
有する。第３図の平面図は、ゲート電極10のそれぞれの
ソース側とドレイン側でメサ５の一方の端に沿った接点
領域36および38をそれぞれ示す。接点領域36および38
は、必要であれば、メサ５の反対側の端に沿って配置す
ることも可能であることに留意しなければならない。
ソース領域６とドレイン領域８およびゲート電極10
は、耐熱性金属ケイ化物膜で被覆されている（図を解り
易くするためケイ化物膜は第３図に示されていない）。
トランジスタ100のソースのケイ化されていないソース
領域26は、接点領域36とソース領域６との間に配設さ
れ、ケイ化物で被覆されていず、同様に、ケイ化物で被
覆されていないn+ドレイン領域28が接点領域38とドレイ
ン領域８との間に配設されている。以下に説明するよう
に、ケイ化物による被覆は、接点領域36と38およびケイ
化されていないソース領域26およびドレイン領域28の表
面から遮蔽されているケイ化部分と共に、直列抵抗を減
少させるために使用することが望ましく、その結果、ト
ランジスタ100のソースとドレインの特定は接点段階で
行なうことが可能になる。ケイ化されていないソース領
域26とソース領域６との境界およびケイ化されていない
ドレイン領域28とドレイン領域８との境界は、第３図に
点線で示されている。
パターン化された金属層が絶縁層40上に配設され（第
３図に示されていない）、線20によって接点21を解して
ドレイン領域８に接触させ、線25によって接点22を介し
てソース領域６に、接点23を介して接点領域38に接触さ
せている。線25はこのようにケイ化されていないソース
領域26とソース領域６の間を接続し、これは、ケイ化さ
れていないソース領域26がゲート電極10の下に横たわる
本体ノードと同じ導電性なので、トランジスタ100のソ
ース・ノードとゲート・ノードの間をオーム接触させ
る。線20は、第３図において接点領域38を越えて伸びて
いるように示されているが、接点は存在しないので、線
20は、接点領域38をドレイン領域８に接続することはな
く、このように線20を伸ばすことでトランジスタ100の
ソース側とドレイン側を単に接点マスク層によって特定
する。しかし、勿論もし金属線20および25をパターン化
するのに使用したマスク層を接点23用のマスクの段階で
常時使用できれば、線20のこのような伸長は必要ない。
第３図は、接点23全体が接点領域36の中に配設される
ことを示す点に留意するべきで、接点領域36への十分な
オーム接触は、もちろん、接点領域36および非ケイ化n+
領域26との間の境界に接点23を重ねることによって可能
である。接点領域36の中に接点23全体を設けると、この
接点領域23まで伸びる他の金属線を設けることによっ
て、ソース領域６の電圧と異なった電圧（例えば、ソー
ス領域６の電圧より低い電圧）にトランジスタの本体ノ
ードをバイアスする能力が与えられる。
この構造では本体ノード12をバイアスするには低いレ
ベルの電流の流れで十分なので、少量の不純物を添加さ
れたｐ形接点領域36へ金属線25を直接接続すれば、十分
なオーム接触が得られるトランジスタ100の本体ノード
をバイアスする目的が達成されることに留意すべきであ
る。この接点の性能は、勿論工程を追加する複雑さはあ
るが、接点領域36に多量の不純物を添加すれば改善可能
であり、また接点領域36に多量の不純物を添加する別の
方法は以下に述べる。
メサ５の端部に接点領域36を設けることは、本体ノー
ド12とソース領域６との間を接続する上で基本的なもの
ではないことに留意するべきである。しかし、1988年２
月１日に出願され、テキサス・インスツルメント社に譲
渡された米国特許出願番号第150,799号で述べられるよ
うに、メサの端部の接点領域36を設けると、電離放射線
に暴露される場合、トランジスタ100のソース・ドレイ
ン間の漏れを減少させる。
更に、絶縁層４の上に形成する活性半導体は、多くの
SOI技術にとって、バルクにおける活性領域と比較しか
なり多くの転位欠陥を有することに留意するべきであ
る。これらの転位、特にメサ５のようなシリコン・メサ
の端部に沿っている転位は、ソース領域６およびドレイ
ン領域８を形成する拡散した不純物を、特にメサ５の端
部に沿って、本体ノード12を通して拡散させる。この強
過ぎる拡散はトランジスタ100における副しきい値漏洩
のような狭い範囲でのチャンネル効果の原因となり、も
し拡散した不純物がソース領域６とドレイン領域８との
間に完全に伸びると、ソース領域６に対してドレイン領
域８が狭められる。接点領域36および接点領域38をメサ
５の端部に設けると、ゲート電極10でメサ５の端部から
ソース領域６およびドレイン領域８の不純物を分離する
ことによって、このような強過ぎる拡散によってもたら
されるソース／ドレイン漏洩を減少させ、本体ノード12
への強すぎる拡散を減少させる。更に、メサの端部に接
点領域36を設けると、このような拡散不純物とソース領
域６との間にｐ形領域をもたらすので、このｎ形の強す
ぎる拡散とソース領域６との間をダイオード的に絶縁す
る。したがって、メサ５の端部に接点領域36および接点
領域38を設けると、ソース／ドレイン不純物のこのよう
な強すぎるインターフェイス的な拡散によるソース／ド
レイン漏洩を減少させる。それ故、この様な強すぎる拡
散からのソース／ドレイン漏洩を減少させて見地から、
端部での漏洩を最小にするため、トランジスタ100の両
端に接点領域36および接点領域38を設けることが望まし
い。このような接点を追加する必要性は、存在する漏洩
の量と許容範囲およびこの追加した接点領域36および38
によってチャンネル幅が減少した分を補うために増加さ
せたトランジスタの大きさによって決まる。
第４図は、第３図に示したトランジスタ100の接点領
域36および38から離れた活性部分を示す位置での断面図
を示す。ゲート誘電体14はゲート電極10の下に配設さ
れ、MOSゲート誘電体に従来用いられる二酸化シリコ
ン、窒化シリコン、またはこれらの混合物で形成するこ
とが可能である。少量の不純物を添加したドレインの延
長部18、および少量の不純物を添加したドレインの延長
部19は、ソースとドレインの側面上でそれぞれゲート電
極10の側壁部のフィラメント16の下に横たわる。本実施
例では、ソース領域６およびドレイン領域８は、メサ５
の全幅に渡って延び絶縁体４に達しているが、この深さ
は本発明の特徴を実現するのに基本的なものではない。
ケイ化物膜42は、ソース領域６、ドレイン領域８および
ゲート電極10を被覆し、上述したように、側壁部のフィ
ラメント16を設けることは、これらの構造に自己整合ケ
イ化を行なわせる。レベル間誘電体40は、第４図に示す
ように構造物の上に配設され、このレベル間誘電体40は
堆積された二酸化シリコン、または金属化層とその下に
横たわる構造との間を絶縁するのに従来用いられる他の
材料によって形成することも可能である。
第５図は、第４図と直交する方向のソース領域での断
面図を示す。第５図に示すように、ケイ化物膜42はソー
ス領域６の全幅にわたって伸びず、接点領域36の近傍で
停止し、ケイ化されていないソース領域26を残す。接点
領域36は、本実施例では、メサ５の不純物添加をされて
いないｐ形材料部分であり、ソース領域６（および領域
26）を形成するのに必要な不純物添加を行なった後まで
残る。金属線25は第５図に示すようにレベル間誘電体40
上に配設され、ソース領域６（この上のケイ化物膜42
に）と接触すると共にそれぞれ接点22および23を解して
接点領域36と接触する。
第６図は、第５図と直交する方向の接点領域36および
38の位置での別の断面図を示す。上述のように、接点領
域36および38は、ソース領域６および26を形成すること
によって、不純物を添加されずに残ったメサ５の部分で
ある。したがって、接点領域36および38はメサ５の表面
から絶縁層４まで伸び、第６図に示すように本体ノード
12と一体になって残る。しかし、接触領域36と36がトラ
ンジスタ100の「オン」状態で本体ノード12に接触する
よう、接点領域36および38が表面から導通チャンネルの
下の空乏層より深い所まで伸びるなら、接点領域36およ
び38が本体ノード12と接触するために絶縁体４迄完全に
伸びることは基本的なことではない点に留意するべきで
ある。接点領域36および38は、ケイ化膜42で被覆されな
い。金属線22および25は、第６図で示すようにレベル間
誘電体40の上に横たわる。本実施例では、接点領域36が
トランジスタのソース側にあり、接点領域38がドレイン
側にある場合、接点23はレベル間誘電体40を介して形成
され、その結果、金属線25が接点領域36と接続する。金
属線20の下では、このような接点はレベル間誘電体40を
介して形成されないので、接点領域38に対する接続は行
われない。
本発明によるトランジスタ100の領域の不純物濃度の
１例において、チャンネルの長さが１ミクロンの場合、
不純物濃度は、本体ノード12および接点領域36と38に対
し1017/cm3である。ソース領域６とドレイン領域８およ
び領域26と28は、一般的に1019乃至1021/cm3の不純物濃
度を有するかとができ、少量の不純物を添加したドレイ
ンの延長部18および19の不純物濃度は1018乃至1020/cm3
の範囲であるが、これらは希望する不純物の勾配によっ
て決まる。
さて第7a図乃至第7e図を参照して、ｎチャンネル・ト
ランジスタ100nおよびｐチャンネル・トランジスタ100p
の両方の製造方法をそれぞれ説明する。第7a図は、半導
体メサ5pおよび5nを形成した後の構造を示す。メサ5pは
ｐ形不純物を添加したシリコン、メサ5nはｎ形不純物を
添加したシリコンであり、各々のメサ5nおよび5pは、技
術上周知のブランケットしきい値電圧調整注入（blanke
t threshold voltage adjust implants）を受けること
が可能である。多結晶ゲート電極10nおよび10pはそれぞ
れのメサ5nおよび5pの上に配設され、従来の方法でゲー
ト誘電体14上に横たわる。
第7b図は、トランジスタ100nおよび100pのソースおよ
びドレイン領域の注入ステップの第１段階を示す。二酸
化シリコンのようなパターン化したフォト・レジストす
なわち硬質マスク材料によって構成されるマスク層80が
構造の表面上に配設され、最初のｎ形注入を受ける領域
を形成する。本実施例では、最初の注入は少量の不純物
を添加したドレイン領域18nおよび19nを形成するための
ｎ形の注入であり、したがって、この注入は比較的軽い
添加およびエネルギー注入であり、例えば、上に参照し
た米国特許第4,356,623号に述べられるように、メサ5p
の表面の近傍に少量の不純物を添加した領域を設ける。
マスク層80はこの注入からメサ5n全体を保護し、またこ
の注入からメサ5pの一部を保護し、これによって接点領
域36pと38pを形成する。後で示すように、接点領域36p
および38pの幅はその中に接点全体を配設できる程広い
幅である必要はないが、特定のフォトリソグラフィ工程
によって行われるアライメントの許容度、ソース／ドレ
イン添加物の横方向の拡散、および全てのメサの端部の
エッチング・バイアスを受け入れる程度に広くなければ
ならない。第7c図を参照して、ｐ形の少量の不純物を添
加したドレインを注入し、メサ5n中に領域18pおよび19p
を形成するため、マスク層82を同様に設ける。このマス
ク層82は、メサ5p中の領域18n、19n、36pおよび38pをこ
の注入から保護し、メサ5nの一部をこの注入から保護し
て、接点領域36nおよび38nを形成する。
第7d図はマスク層84を示し、これは多量のソース／ド
レイン注入を受けるべき構造の部分を形成する。側壁部
の酸化フィラメント16がゲート電極10nおよび10p側に設
けられ、ソース／ドレイン注入に暴露されないように領
域18および19の一部を保護し、前記の米国特許第4,356,
623号に述べられるよちうに、勾配を有する接合を設け
ることに留意するべきである。側壁部の酸化フィラメン
ト16は、上述しまた前記米国特許第4,356,623号に述べ
られるように、酸化層の堆積およびこれに続く異方性エ
ッチングによって形成される。マスク層84は、マスク層
80と同様に、メサ5nの全体およびメサ5p中の接点領域36
pおよび38pをｎ形ソース／ドレイン注入から保護する。
マスク層80を形成するマスク・パターンは、本実施例で
は２つのマスク・パターンが保護および露光する領域が
同じなので、マスク層84を形成するのに使用した同じマ
スク・パターンを使用することが可能であることに留意
するべきである。領域6nおよび8nは、このソース／ドレ
イン注入によってこのように形成される。第7e図は、同
様にｐ形ソース／ドレイン注入を受けるべき構造の部分
を形成するマスク層86を示し、したがって、マスク層86
は、マスク層82と同じ方法で、注入からメサ5p全体を保
護し、かつｐ形ソース／ドレイン注入から接点領域36n
および38nを保護する。多量の不純物を添加した領域6p
および8pは、ソース／ドレイン注入によってこのように
形成され、少量の不純物を添加したドレイン領域18pお
よび19pはゲート電極10p上の側壁部のフィラメントの下
に残って勾配を有する接合を形成する。
上述の参考例による接点領域36および38の形成は、こ
のトランジスタのソースおよびドレイン領域の形成に使
用した全ての注入から、メサ５の一部分を保護すること
で達成されることに留意するべきである。もししきい値
調整注入を行うならば、接点領域36および38はこのよう
な注入に暴露される可能性のあることに留意するべきで
ある。これによって、メサ５の表面に残る接点領域36お
よび38が設けられ、このような表面部分はゲート電極10
の下に横たわる本体ノード12へのオーム接触を持続す
る。
第7b図乃至第7e図に示す各々の注入は、各々のマスキ
ング段階の直後に行うことが可能であり、またはここで
述べた４つの注入が全て行われた後でこれに対して１回
のドライブイン焼鈍を行うことも可能であることに留意
するべきである。本発明による構造を製造する場合、こ
のドライブイン焼鈍が行われる時点は重要ではない。さ
らに、注入の順番は、任意に行われる（例えば、ｎ形に
先立ってｐ形を行なう）ことに留意するべきである。も
し希望すれば、ｐ形注入をｎ形に先立って行う場合、結
果として形成される構造は同じである。
第7f図は、構造の一定の部分をケイ化作用から保護す
るために適所に配設したマスク層88を示す。マスク層88
は二酸化シリコンまたは窒化シリコンのようなパターン
化した硬質マスクであることが望ましく、その結果、こ
の上に堆積するチタニウムのような耐熱性金属はマスク
層88の下に横たわるシリコン部分とケイ化物を形成しな
い。マスク層88は、両方のメサ5nおよび5pの接点領域36
および38とトランジスタ100nと100p両方の各々の多量の
不純物を添加した領域６と８の一部分も覆う。マスク層
88で覆われるソースおよびドレイン領域の部分は、トラ
ンジスタ100nの非ケイ化n+領域26nと28n、およびトラン
ジスタ100pの非ケイ化p+領域26pと28pとして形成され
る。
ケイ化されていないソース領域26および28を設ける理
由は、ケイ化作用によって領域８が接点領域38に接続さ
れず、領域６が接点領域36に接続されないことを保証す
るためである。このような接続は、もちろん、トランジ
スタを動作不能にする（即ち、ソースとドレイン間を直
流的に短絡する）。本発明によれば、本体ノードとソー
スとの接続は、接点マスクの段階で行なうことができ
る。したがって、ケイ化物の段階で接続することは希望
されない。もちろん、マスク層88は、所定のトランジス
タ100の接点領域36または38を覆わないことで各トラン
ジスタ100のどちら側をソースにし、どちら側をドレイ
ンにするかの選択に使用可能であり、その結果、選択れ
た接点領域36または38はケイ化物を介して選択されたソ
ース領域６または８に接続されることに留意するべきで
ある。このような選択はトランジスタ100がゲート・ア
レーのようなマスクのプログラム可能な素子に使用され
るできるだけ遅い工程の段階で行なう方が望ましいか
ら、この決定には代わりに接点マスク段階を使用するの
が望ましい。
第7f図に、領域26および28の幅、即ち、ケイ化物にな
らない領域６および８の幅の寸法Ｗが示されている。寸
法Ｗは、少なくとも与えられたフォトリソグラフィ工程
のアライメント許容範囲の２倍プラス予想されるケイ化
作用の横方向の量の距離であることが望ましい。第7f図
に示す構造のケイ化は、米国特許第4,545,116号を参照
して上述したように、構造の上に耐熱性金属を堆積さ
せ、続いてシリコンと接している金属を反応させるため
に焼鈍を行なってケイ化物を形成することによって行わ
れることが望ましい。第7g図は、領域６と８およびゲー
ト電極10のケイ化作用を斜線によって示す。
第7g図に示す構造において、上述のようにケイ化作用
によって製造され、およびレベル間誘電体40の堆積の後
（第7g図には示されていない）、領域６および８のいず
れをソースまたはドレインに選択するべきか決定は必ず
しも未だ行われていなかったが、その理由は、領域６お
よび８とのいずれかとそれらの関連する接点領域26およ
び28のいずれかとの間にオーム接触がないからである。
したがって、領域8nはその接点領域38pに接続すること
でトランジスタ100nのソースとして選択されることが可
能であり、または領域6nはその接点領域36pに接続する
ことでトランジスタ100nのソースとして選択されること
が可能である。
第7h図は、続いて形成される金属線のそれぞれ領域８
および６への接続のための接点21および22の位置決めを
示す。第7h図は、また領域36と接触するための接点23の
形成を示し、この場合、これは領域６を各トランジスタ
100nおよび100pのソース領域として選択する。接点23
は、第7h図で接点領域36と隣接する非ケイ化領域26との
間の境界に重なるものとして示され、本体ノード12のバ
イアスに必要な接点領域36に流れ込む電流値が低いの
で、このような重なりは差支えなく、これはまた接点を
設けるのに必要な表面積を最小にするために望ましい。
勿論、もしスペースが許すなら、接点23は完全に接点領
域36内に配設されてもよく、その結果、バイアス電圧
は、ソース領域６のバイアス電圧とは関係なく、トラン
ジスタ100の本体ノード12に供給可能である。上述した
第３図に示すように、金属が次に堆積され、パターン化
されて接点22および23を介してソース領域６を接点領域
36に接続する。
ゲート電極10の両側に各１個の接点領域36と38が上で
示されているが、本体ノードのバイアスが単一であると
いう理由のため、特に比較的幅の広いトランジスタの場
合、所定のトランジスタに対してメサ５の端部だけでな
くトランジスタの内部にもまた複数の接点領域36および
38が必要となる場合のあることに留意するべきである。
このような別に設けられる接点領域は、接点領域をソー
ス／ドレイン注入から保護し、この接点領域およびソー
ス／ドレインの周辺部をケイ化作用から保護することに
よって、トランジスタ100に関して上述したのと同じ方
法で形成することが可能である。
上述したように、接点領域36および38は、メサ５の比
較的少量の不純物を添加した部分で、ソース領域６およ
びドレイン領域８の形成に使用する後続のイオン注入段
階から保護される。したがって、第３図に示す金属線25
は直接比較的少量の不純物を添加した領域36に接続し、
これによって、ここに流れる電流のレベルが低いため、
本体ノード12をバイアスするのに十分な接続が得られ
る。追加工程は複雑であるが、接点領域36および38の多
量の不純物を添加した部分によって、より改善されたオ
ーム接触が得られる。接点領域36中にこれと接続する多
量の不純物添加した領域を設ける第１の別の工程は、接
点領域36および38を逆の導電性のトランジスタのソース
領域およびドレイン領域の形成に使用するソース／ドレ
イン注入に暴露することである。例えば、第7e図に示す
トランジスタ100p中の領域6pおよび8p用ソース／ドレイ
ン注入の場合、マスク層86はトランジスタ100n内の接点
領域36pおよび38pをソース／ドレイン注入に暴露するこ
とができ、ｎ形接点領域36nおよび38nはｎ形ソース／ド
レイン注入を受ける。ケイ化作用は、前述したように、
接点領域36および38からマスクされ、かつ領域26および
28からもマスクされる。しかし、この方法は互に当接す
るn+およびp+領域を結果として生じ、トランジスタのド
レイン領域８および28と本体ノード12間でツェナー・ダ
イオード漏洩を一定量発生することに留意するべきであ
る。この構造は、結果として生じた漏洩電流が許容範囲
内の場合適用可能であるが、空間およびアライメントの
許容範囲の法則にしたがうため、メサ領域を追加する必
要が起こりやすい。より多量の不純物を添加した接点領
域36を形成する第２の別の方法は、別のマスク段階を追
加することであり、これは接点領域36および38の部分に
より多量の不純物を添加し、多量の不純物を添加した領
域とこれに隣接する領域26および28との間に接点領域36
および38の少量の不純物を添加した部分を維持する。こ
の方法は第１の方法によるツェナー・ダイオード漏洩を
回避するが、この方法もまた空間およびアライメントの
必要性を満足するためメサ領域の追加が必要である。
上記の説明は、勾配を付けたソース／ドレイン接合
（即ち、少量の不純物を添加したドレインの拡張の使
用）を用いた例を参考にしていることに留意するべきで
あるが、本発明は従来の方法でゲート電極に自己整合で
形成した段階形接合を有するトランジスタにも同様に適
用可能であることに留意するべきである。
第８図および第９図は、本発明にしたがって製造され
る第２の実施例であるトランジスタ200を示す。第１の
実施例で述べたトランジスタ100は、ゲート電極10に隣
接する接点領域36および38を有するので、本体ノード12
に接点を設けるため、トランジスタのチャンネル幅の一
部を犠牲にしている。第８図を参照して、少量の不純物
を添加したドレインの延長部18および19が、それぞれ接
点領域36と38およびゲート電極10との間でメサ５の表面
に配設され、側壁部の酸化フィラメント16は、ゲート電
極10に隣接し過少に不純物添加されたドレイン延長部18
および19であるが、明確化のため第８図には示されてい
ない。第９図は、第６図に示したのと同じ位置および方
向のトランジスタ200の断面図であり、構造の表面で接
点領域36と38との間に設けた少量の不純物を添加したド
レイン延長部18および19も示す。延長部18および19は比
較的浅いので、接点領域36および38と本体ノード12との
オーム接触は保持される。
トランジスタ200は、少量の不純物を添加したドレイ
ン注入用パターンが多量の不純物を添加したソース／ド
レイン注入と異なる点を除いて、上述したトランジスタ
100と同様の方法で製造できるが、少量の不純物を添加
したドレイン注入用のマスク層は、接点領域36および38
とゲート電極10との間の表面の部分を露光するが、ソー
ス／ドレイン注入用のマスク層はこれらの領域をより多
量の注入から保護する。
したがって、トランジスタ200の表面で接点領域36お
よび38と本体ノード12との間に少量の不純物を添加した
ドレイン領域18および19を設けるため、トランジスタ20
0はトランジスタのチャンネル幅を減少させることな
く、本体・ソース間の接続を行う。この構造によって、
接点領域36および38に隣接する少量の不純物を添加した
ドレイン領域18および19の部分を流れる電流はこれらの
間でより長い経路を流れ必要があるため、この構造で
は、トランジスタ200の直列「オン」抵抗が必然的に若
干増加する結果となる。しかし、この増加した直列抵抗
は、少量の不純物を添加したドレイン領域18および19の
それぞれがソース領域６および26、並びにドレイン領域
８および28に隣接する位置において低抵抗電流経路と並
列に挿入されるので、この直列抵抗の増加はごく僅かで
あることに留意するべきである。更に、接点領域36およ
び38に隣接する少量の不純物を添加されたドレイン領域
18および19の部分の幅が、側壁部の絶縁フィラメント16
によって形成されるソース６およびドレイン８隣接する
それらの部分の幅に対して増加することによって、直列
抵抗の増加が最小に押さえられることに留意するべきで
ある。したがって、本発明の第２実施例のトランジスタ
200は、チャンネル幅を減ずることなく、同通状態のト
ランジスタのソース／ドレイン抵抗の影響を最小にする
本体・ソース間接続を提供する。
第10図および第11図は、一対のトランジスタ400およ
び500を有するメサ５の平面図と回路図を示す。上述の
ように、本発明は本体・ソース間接続を選択可能し、こ
の選択可能な接続は特に論理アレーに適応して有効であ
ることに留意するべきである。
第10図のメサ５は、一対のｎチャンネルMOSトランジ
スタ400および500を有する。ゲート電極11を有するトラ
ンジスタ500は、ソースおよびドレインの配設に利用で
きるケイ化物のn+領域７および８を有し（明確化のため
ケイ化物膜は第10図に示さない）、一方ゲート電極10を
有するトランジスタ400は、ソースおよびドレインの配
設に利用できるケイ化物のn+領域７および６を有する。
n+領域６、７および18の各々に関連するものは、それぞ
れ、ケイ化されないn+領域26、27および28とｐ形接点領
域36、37および38である。第10図のトランジスタ400お
よび500は階段形ソース／ドレイン接合（例えば、少量
の不純物も添加しないドレイン領域18および19）で構成
されるものとして第10図に示すが、第３図乃至第９図で
述べた実施例のような勾配を有する接合構造も同様に第
10図のトランジスタ400および500に適用可能である。
上述の実施例のように、希望するトランジスタの構成
に応じて本体・ソース接続を設けるため、接点マスク段
階で第10図の接点領域36、37および38のいづれかを選択
することも可能である。第10図の共通のメサ上に複数の
トランジスタを有する構造では、このような選択をより
柔軟に行なうことが可能であると共にメサ５中の全ての
トランジスタ用に単一の接点で本体領域バイアスを供給
する。接点領域36、37および38は、第６図に示した単一
のトランジスタの場合と同じ方法でゲート10および11の
下で全て相互に接続されることに留意するべきである。
したがって、接点領域の１つのバイアスはメサ５の両ト
ランジスタ400および500の本体ノード12をバイアスす
る。このことは以下に述べるように、他の方法ではこの
ようなバイアスを与えられないトランジスタに本体ノー
ド・バイアスを供給する。
第６図の例で、n+領域６の接点領域36に対する接続を
示すため（相互接続用金属線は単純化のため省略されて
いる）接点22および23が示されている。したがって、領
域６はトランジスタ400のソースとして機能し、領域７
はトランジスタ400のドレインとして機能する。したが
って、この例では、トランジスタ400および500は直列に
接続され、トランジスタ500は領域７をソースとし有す
ると共に、領域８をドレインとして有する。上で説明し
たように、接点領域36がソース領域６と結合し、ゲート
電極の下で領域36と37間が接続されることによって、両
トランジスタ400および500の本体ノードはソース領域６
の電位にバイアスされる。第11図に等価回路を示す。こ
のような構成がNANDのような論理ゲートに使用可能であ
ることは技術上周知である。この例で、トランジスタ50
0は１つの電位にバイアスされ、この電位はソース７の
電位でないかもしれないが、トランジスタ対の最低電位
である。このようなバイアスはバルク構成で得られたも
のであり、ここでMOSトランジスタの本体ノードは基板
によってバイアスされる。トランジスタ400はこれによ
って動作不能になるので、トランジスタ500はそのソー
ス電位に対してバイアスできないことに留意するべきで
ある、したがって、従来のSOI構造では、トランジスタ5
00はフロートする本体ノードを有し（これに関連する問
題点は上述した通りである）、またはそのソースの電位
でバイアスされるその本体ノードを有し、これは回路中
で一番低い電位ではない可能性がある。第10図に示すマ
ルチ・トランジスタ構成に本発明を適応すると、共通の
メサにおける全てのトランジスタの本体ノードに均一の
バイアスが与えられ、これによって回路の動作が改善さ
れる。
第11図に示すトランジスタの構成と異なる構成を第10
図の構造に対して選択することができることに留意する
べきである。例えば、接点領域36にn+領域６を接続する
と、トランジスタ500は、交差接続した（cross−couple
d）インバータによって構成される静電メモリー・セル
におけるビット線と記憶ノードとの間のパス・トランジ
スタとして機能し、トランジスタ400はこれらのインバ
ータの１つに対するプルダウン・トランジスタとして機
能する。したがって、パス・トランジスタ500は、プル
ダウン・トランジスタ400のソース電位にバイアスした
その本体ノードを有する。このような記憶セル用の両方
のプルダウン・トランジスタおよび両方のパス・トラン
ジスタは、第10図に示すような単一のメサ中に製作する
ことが可能であり、４個のトランジスタすべてに単一に
接点のみで本体ノードバイアスを供給できることに留意
するべきである。第10図に示す構造に対して異なる構成
の第２例は、トランジスタ400およびトランジスタ500を
並列接続し、接点領域37をn+領域７に接続する単一接点
により本体ノードバイアスを与えることによって達成さ
れる。この場合、領域７は両トランジスタ400および500
のソースとして機能し、ドレインは分離される。更に、
ルーティングが目的の場合、第11図に示すトランジスタ
500よりもトランジスタ400を上部のトランジスタにした
ほうが便利である可能性がある、この場合、接点領域38
はトランジスタ500のn+領域８と接続され、両トランジ
スタ400および500の本体ノードをn+領域８の電位にバイ
アスする。
接点領域36、37および38を配設することで共通のメサ
上にマルチ・トランジスタを構成する柔軟性が増加す
る。３個以上のトランジスタを同様に単一メサ５上に形
成可能であることが期待され、更に同じ方法で単一の本
体・ソース間接続によってこのようなトランジスタ全て
にバイアスを与えることが期待される。更にまた、上述
したように、接点領域36、37および38を十分幅広く作る
ことが可能であり、その結果、非ケイ化領域26、27およ
び28に重なることなく、接点23のような接点全体を接点
領域内に配設することができる。接点をこのように配設
することで、いずれか１つのトランジスタのソース電圧
以外の電圧に本体ノードをバイアスでき、更にこの構造
から得ることのできる潜在的なトランジスタの構成を増
加する。本発明の他の実施例と同様、第10図に示す構造
は、ｎチャンネルトランジスタを対象として説明されて
きたが、本発明は、勿論ｐチャンネルトランジスタにも
適用可能であり、またCMOSで構成される単一の集積回路
内のｐチャンネルおよびｎチャンネル・トランジスタ両
方にも適用可能である。第10図に示す構造を参照して、
ｎチャンネル・トランジスタ用の共通のｐ形本体ノード
がｐチャンネル・トランジスタ用の共通のｎ形本体ノー
ドと絶縁されている限り、ｐチャンネルおよびｎチャン
ネル・トランジスタのいずれも同一のメサ内に形成する
ことが可能であり、単一接点で各々のチャンネル導電性
のトランジスタに本体接続を与えることができることに
留意するべきである。
更に、本発明は好適な実施例を参照して説明してきた
が、この説明は実施例だけのものであり、限定した意味
で解釈されるべきでないことを理解するべきである。更
に、本発明の実施例の詳細に関する種々の変更、および
本発明の他の実施例は、この解読を参照することで通常
の当業者にとって明らかであり、また通常の当業者によ
って実行されることが理解されるべきである。このよう
な変更と他の実施例は、特許請求を行っている本発明の
精神と真の範囲内に包含することを意図している。
以上の記載に関連して、以下の各項を開示する。
1. 半導体層の本体ノード部の上に横たわるゲート電極
であり、上記の本体ノード部が第１導電性であって第１
および第２側部を有する上記のゲート電極； 上記の半導体層のドレイン領域であって、上記のドレ
イン領域は第２導電性であり、上記の本体ノード部の第
１側部に隣接して配設される上記のドレイン領域； 上記の半導体層のソース領域であって、上記のソース
領域は上記の第２導電性であり、上記の本体ノード部の
第２側部に隣接して配設される上記のソース領域； 上記の半導体層の第１接点領域であって、上記の第１
接点領域は上記の第１導電性であり、上記のソース領域
に隣接してかつ上記の本体ノード部の上記の第２側部に
隣接して配設される上記の第１接点領域； 上記の半導体層の第２接点領域であって、上記の第２
接点領域は上記の第１導電性であり、上記のドレイン領
域に隣接してかつ上記の本体ノード部の上記の第１側部
に隣接して配設される上記の第２接点領域；および 上記の第１接点領域と上記のソース領域との間のオー
ム接続によって構成されることを特徴とする絶縁膜の上
に横たわる半導体層内に形成されるトランジスタ。
2. 上記のソース領域の上に横たわるレベル間誘電体に
よって更に構成され、上記のオーム接続は上記のレベル
間誘電体における接触経路を介して上記の第１接点領域
と上記のソース領域に接続される金属線によって構成さ
れることを特徴とする前記項１記載のトランジスタ。
3. 上記のドレイン、ソースおよび第１接点領域が半導
体層の厚さ全体に広がることを特徴とする前記項１記載
のトランジスタ。
4. 上記のゲート電極と上記の本体ノード部との間に配
設されたゲート誘電体層によって更に構成されることを
特徴とする請求項１記載のトランジスタ。
5. 上記のゲート電極の側部に沿って配設される側壁部
の誘電体フィラメントによって更に構成されることを特
徴とする前記項１記載のトランジスタ。
6. 上記のソース領域が、上記の本体ノード部に隣接す
る第１部分、および上記の第１部分に隣接し、かつ上記
の第１接点領域に隣接し、上記の第１部分に対して相対
的に多量に不純物を添加した第２部分によって構成され
ることを特徴とする前記項１記載のトランジスタ。
7. 上記の第１部分は上記の半導体層の表面における上
記の本体ノード部の上記の第１接点領域と上記の第２側
部との間に配設され、上記の第１接点領域は上記のソー
ス領域の上記の第１部分よりも深く、その結果、上記の
第１接点領域が上記のソース領域の上記の第１部分の下
の位置で上記の本体ノード部と接触することを特徴とす
る前記項６に記載のトランジスタ。
8.上記のソース領域は、その上に配設された耐熱性金属
のケイ化膜を有する被覆部、および上記の被覆部と上記
の第１接点領域との間に配設されその上に配設された耐
熱性金属のケイ化膜を有さない非被覆部によって構成さ
れ、上記のドレイン領域はその上に配設された耐熱性金
属のケイ化膜を有する被覆部、および上記の被覆部と上
記の第２接点領域との間に配設されその上に配設された
耐熱性金属のケイ化膜を有さない非被覆部によって構成
されることを特徴とする前記項１記載のトランジスタ。
9.上記のソース領域と上記の第１接点領域との上に横た
わるレベル間誘電体によって更に構成され、上記のオー
ム接続は上記のレベル間誘電体の接触経路を介して上記
の第１接点領域と上記のソース領域に接続される金属線
によって構成され、上記の第１接点領域と接触する上記
のレベル間誘電体の接触経路は上記のソース領域の上記
非被覆部と重なることを特徴とする前記項８記載のトラ
ンジスタ。
10. 上記のソース領域と上記の第１接点領域との上に
横たわるレベル間誘電体によって更に構成され、上記の
オーム接続は上記のレベル間誘電体の接触経路を介して
上記の第１接点領域と上記のソース領域に接続される金
属線によって構成され、上記の第１接点領域と接触する
上記のレベル間誘電体の接触経路は上記の第１接点領域
内に完全に配設されることを特徴とする前記項８記載の
トランジスタ。
11. 上記の半導体層は上記の絶縁層の上に横たわるメ
サであることを特徴とする前記項１記載のトランジス
タ。
12. 上記の第１接点領域は上記のメサの第１端部に隣
接して配設されることを特徴とする前記項11記載のトラ
ンジスタ。
13. 上記の半導体層の本体ノード部の上に横たわるゲ
ート電極であって、上記の本体ノード部が第１導電性で
あり、第１および第２側部を有する上記のゲート電極； 上記の半導体層のドレイン領域であって、上記のドレ
イン領域は第２導電性であり、上記の本体ノード部の第
１側部に隣接して配設され、その上記に配設された耐熱
性金属のケイ化膜を有する被覆部、および上記の被覆部
と上記の第２接点領域との間に配設されその上に配設さ
れた耐熱性金属のケイ化膜を有さない非被覆部によって
構成される上記のドレイン領域； 上記の半導体層のソース領域であって、上記のソース
領域は上記の第２導電性であり、上記の本体ノード部の
第２側部に隣接して配設され、その上に配設された耐熱
性金属のケイ化膜を有する被覆部、および上記の被覆部
と上記の第１接点領域との間に配設されその上に配設さ
れた耐熱性金属のケイ化膜を有さない非被覆部によって
構成される上記のソース領域； 上記の半導体層の第１接点領域であって、上記の第１
導電性であり、上記の本体ノード部の上記の第２側部に
隣接して配設され、上記のソース領域の上記の非被覆部
は上記の第１接点領域と上記のソース領域の上記の被覆
部との間に配設される上記の第１接点領域；および 上記の半導体層の第２接点領域であって、上記の第１
導電性であり、上記の本体ノード部の上記の第１側部に
隣接して配設され、上記のドレイン領域の上記の非被覆
部は上記の第２接点領域と上記のドレイン領域の上記の
被覆部との間に配設される上記の第２接点領域によって
構成されることを特徴とする絶縁膜の上に横たわる半導
体層内に形成されるトランジスタ。
14. 上記の第１接点領域と上記のソース領域との間の
オーム接続によって更に構成されることを特徴とする前
記項13記載のトランジスタ。
15. 上記のソース領域と上記の第１接点領域の上に横
たわるレベル間誘電体；および 上記のレベル間誘電体の接触経路を介して上記の第１
接点領域と接触する金属線によって更に構成されること
を特徴とする前記項13記載のトランジスタ。
16. 上記の金属線はまた上記のレベル間誘電体の接触
経路を介して上記のソース領域に接続され、上記の第１
接点領域と接触する上記のレベル間誘電体の接触経路は
上記のソース領域の上記の非被覆部と重なることを特徴
とする前記項15記載のトランジスタ。
17. 上記の金属線はまた上記のレベル間誘電体の接触
経路を介して上記のソース領域に接続され、上記の第１
接点領域と接触する上記のレベル間誘電体の接触経路は
上記の第１接点領域内に完全に配設されることを特徴と
する前記項15記載のトランジスタ。
18. 上記のソース領域の被覆部と非被覆部の各々は： 上記の本体ノード部の第２側部に隣接する第１部分；
および 上記の第１部分に隣接し、かつ上記の第１接点領域に
隣接し、上記の第１部分に対して相対的に多量に不純物
を添加した第２部分によって構成されることを特徴とす
る前記項13記載のトランジスタ。
19. 上記のソース領域の上記の非被覆部の上記の第１
部分は上記の半導体層の表面における上記の本体ノード
部の上記の第１接点領域と上記の第２側部との間に配設
され、上記の第１接点領域は上記のソース領域の上記の
第１非被覆部よりも深く、その結果、上記の第１接点領
域が上記のソース領域の上記の第１非被覆部の下の位置
で上記の本体ノード部と接触することを特徴とする前記
項18記載のトランジスタ。
20. 第１導電性の半導体層の活性部を形成するステッ
プ； 上記の活性部上にゲート電極を形成するステップ； 上記のゲート電極の第１側部上の第１接点領域と上記
のゲート電極の第２側部上の第２接点領域を保護するた
め上記の活性部上に第１マスク層を設けるステップ； 上記の第１マスク層によって保護されていない上記の
活性部の領域に第２導電性の不純物を添加するステッ
プ； 上記の第１および第２接点領域を保護し、かつ上記の
第１および第２接点領域に隣接する上記の不純物を添加
した領域の部分を保護するため上記の活性部上に第２マ
スク層を設けるステップ； 上記の第２マスク層によって保護されていない上記の
不純物を添加した領域上にケイ化物の膜を形成するステ
ップ； 全体にレベル間誘電体層を形成するステップ； 上記の第１接点領域と接触するため上記のレベル間誘
電体を介して接触経路をエッチングするステップ；およ
び 上記の接触経路を介して上記の第１接点領域と接触す
る金属線を形成するステップによって構成されることを
特徴とする絶縁膜の上に横たわる半導体層内にトランジ
スタを組立てる方法。
21. 上記の接触経路は上記の第１接点領域と上記の不
純物を添加した領域の隣接部との間の境界と重なること
を特徴とする前記項20に記載の方法。
22. 上記の接触経路は上記の第１接点領域内に配設さ
れることを特徴とする前記項20に記載の方法。
23. 上記のゲート電極の上記の第１側部上の不純物を
添加した領域と接触するため上記のレベル間誘電体層を
介して第２接触経路をエッチングするステップによって
更に構成され、上記の金属線がまた第２接触経路を介し
て上記の不純物を添加した領域と接触して形成されるこ
とを特徴とする前記項20に記載の方法。
24. 上記の領域に不純物を添加する上記のステップの
後で； 上記のゲート電極の上記の第１および第２側部上に側
壁部の誘電体フィラメントを形成するステップ； 上記第１および第２接点領域を保護するため上記の活
性部上に第３マスク層を設けるステップ； 上記の第１マスク層によって保護されていない上記の
活性部の第１および第２領域に第２導電性の不純物を追
加的に添加するステップであって、これによって上記の
第１の不純物の添加ステップよりも大きい添加濃度を得
る上記のステップによって更に構成されることを特徴と
する前記項20記載の方法。
25. 第１導電性の半導体層の活性部を形成するステッ
プ； 上記の活性部上にゲート電極を形成するステップ； 上記のゲート電極の第１側部上の第１接点領域と上記
のゲート電極の第２側部上の第２接点領域を保護するた
め上記の活性部上に第１マスク層を設けるステップ； 上記の第１マスク層によって保護されていない上記の
活性部の第１および第２領域に第２導電性の不純物を添
加するステップであって、上記の第１および第２の不純
物を添加した領域が、それぞれ、上記のゲート電極の上
記の第１および第２側部に配設される上記のステップ； 上記の第１および第２接点領域を保護し、かつ上記の
第１および第２接点領域に隣接する不純物を添加した上
記の第１と第２領域の部分をそれぞれ保護するため上記
の活性部上に第２マスク層を設けるステップ； 上記の第２マスク層によって保護されていない不純物
を添加した上記の第１および第２領域上にケイ化物の膜
を形成するステップ； 全体にレベル間誘電体層を形成するステップ； 上記の第１または第２の不純物を添加した領域のいず
れかをトランジスタのソースとして選択するステップ； 選択された不純物を添加した領域と接触し、かつ上記
の選択された不純物を添加した領域の側の接点領域と接
触するため上記のレベル間誘電体を介して接触経路をエ
ッチングするステップ；および 上記の選択された不純物を添加した領域および上記の
接触経路を介して接点領域と接触する金属線を形成する
ステップによって構成されることを特徴とする絶縁膜の
上に横たわる半導体層内にトランジスタを組立てる方
法。
26. 接点領域と接する上記の接触経路が上記の接点領
域と上記の不純物を添加した領域の隣接部との間の境界
と重なることを特徴とする前記項25記載の方法。
27. 接点領域と接する上記の接触経路が上記の第１接
点領域内に配設されることを特徴とする前記項25記載の
方法。
28. 上記の領域に不純物を添加する上記のステップの
後で； 上記のゲート電極の上記の第１および第２側部上に側
壁部の誘電体フィラメントを形成するステップ； 上記の第１および第２接点領域を保護するため上記の
活性部上に第３マスク層を設けるステップ； 上記の第１マスク層によって保護されていない上記の
活性部の上記の第１および第２領域に第２導電性の不純
物を追加的に添加するステップであって、これによって
上記の第１の不純物添加のステップよりも大きい添加物
濃度を得る上記のステップによって更に構成されること
を特徴とする前記項25記載の方法。
29. 上記の第１および第２接点領域が上記のゲート電
極に隣接することを特徴とする前記項28記載の方法。
30. 上記の第１および第２接点領域が上記のゲート電
極に隣接せず、上記の第３マスク層が上記の第１および
第２接点領域と上記のゲート電極との間に配設された不
純物を添加した領域を保護することを特徴とする前記項
28記載の方法。
31. 上記の第１および第２接点領域が上記のゲート電
極に隣接することを特徴とする前記項25記載の方法。
32. 半導体層内の第１導電性である第１、第２および
第３の不純物を添加した領域であって、上記の第１およ
び第２の不純物を添加した領域は第２導電性の第１本体
領域によって相互に分離され、上記の第２および第３の
不純物を添加した領域は上記の第２導電性の第２本体領
域によって相互に分離されている上記の第１、第２およ
び第３の不純物を添加した領域； 上記の第１および第２本体領域の上にそれぞれ横たわ
る第１および第２ゲート電極； 上記の第１、第２および第３の不純物を添加した領域
にそれぞれ隣接して上記の半導体層内に形成された第
１、第２および第３接点領域であって、上記の第１およ
び第２接点領域は上記の第１本体領域とオーム接触し、
上記の第２および第３接点領域は上記の第２本体領域と
オーム接触する上記の第１、第２および第３接点領域；
および 上記の第１、第２および第３接点領域の１つとそれの
隣接する第１、第２または第３の不純物を添加した領域
との間のオーム接続によって構成されることを特徴とす
る絶縁膜の上に横たわる半導体層内に形成される集積回
路。
33. 上記の第１、第２および第３の不純物を添加した
領域および上記の第１、第２および第３接点領域の上に
横たわるレベル間誘電体によって更に構成され、上記の
オーム接続が上記のレベル間誘電体の接触経路を介して
上記の選択した接点領域とその隣接する不純物を添加し
た領域に接続された金属線によって構成されることを特
徴とする前記項32記載のトランジスタ。
34. 上記の不純物を添加した領域と上記の接点領域が
半導体層の厚さ全体に広がることを特徴とする前記項32
記載のトランジスタ。
35. 上記のゲート電極と上記の本体領域との間に配設
されるゲート誘電体層によって更に構成されることを特
徴とする前記項32記載のトランジスタ。
36. 上記のゲート電極の側部に沿って配設される側壁
部の誘電体フィラメントによって更に構成されることを
特徴とする前記項32記載のトランジスタ。
37. 上記の不純物を添加した領域の各々は： その隣接する本体領域に隣接する第１部分；および 上記の第１部分に隣接すると共にその隣接する接点領
域に隣接し、上記の第１部分に対して比較的多量に不純
物を添加した第２部分によって構成されることを特徴と
する前記項36記載のトランジスタ。
38. 各々の不純物を添加した領域が： 耐熱性金属のケイ化物膜を上部に設けた被覆部；およ
び 上記の被覆部とその隣接する接点領域との間に配設さ
れ耐熱性金属のケイ化物膜を上部に設けていない非被覆
部によって構成されることを特徴とする前記項32記載の
トランジスタ。
39. 上記の半導体層が上記の絶縁層の上に横たわるメ
サであることを特徴とする前記項32記載のトランジス
タ。
40. 上記の第１接点領域が上記のメサの第１端部に隣
接して配設されることを特徴とする前記項39記載のトラ
ンジスタ。
41. ゲート電極（10）のソース（６）側とドレイン
（８）側の両方に配設され、両側から潜在的に本体ノー
ド（12）と接触する接点領域（36、38）を有するシリコ
ン・オン・インシュレータMOSトランジスタ（100）が開
示され、各接点領域（36、38）は本体ノード（12）と同
一の導電性であり、（例えば、ｎチャンネルトランジス
タに対してはｐ形領域）、接点領域（36、38）に全ての
ソース・ドレイン注入を行わないことによって形成する
ことが可能であり、その結果、接点領域（36、38）は本
体領域（12）と同一の添加不純物濃度であり、ケイ化を
行う前にマスクが設けられ、その結果、本体ノード（1
2）の両側の接点領域（36、38）は隣接するソース／ド
レインの不純物を添加した領域（６、８）に対してケイ
化物によって接続されず、一度１つの側部がトランジス
タのソースとして選択されると、次にオーム接続が、上
に横たわるレベル間誘電体（40）と金属化物（25）を介
して接点（22、23）によって当接するソース領域（６）
と接点領域（36）との間で行われ、トランジスタ（20
0）の第２実施例では、そのゲートの両側の接点領域（3
6、37、38）の間に少量の不純物を添加したソース（1
9）およびドレイン（18）の延長部を配設することによ
ってチャンネル幅を狭くした接点を設け、その結果、メ
サ上の全ての接点領域がトランジスタの本体ノードを介
して接続され、したがって、単一の本体・ソースのノー
ド接続によって、メサ上の全てのトランジスタに本体ノ
ード・バイアスが設けられる。
【図面の簡単な説明】
第１図および第２図は、それぞれ従来のSOI MOSトラン
ジスタの平面図および断面図である。 第３図は、本発明にしたがって製造されたSOI MOSトラ
ンジスタの平面図である。 第４図乃至第６図は、第３図のトランジスタの種々の断
面図である。 第7a図乃至第7h図は、本発明によるｐチャンネルとｎチ
ャンネル・トランジスタの製造を示す平面図である。 第８図は、本発明の第２実施例にしたがって製造された
SOI MOSトランジスタの平面図である。 第９図は、第８図のトランジスタの断面図である。 第10図は、本発明にしたがって製造された一対のトラン
ジスタを有するメサの平面図である。 第11図は、第10図の一対のトランジスタの概略電気図で
ある。 １、100、200……トランジスタ、２……シリコン基板、
４……絶縁膜、５……単結晶シリコン・メサ、5n……ｎ
形不純物を添加したメサ、5p……ｐ形不純物を添加した
メサ、６……多量の不純物を添加したソース領域、6n…
…ｎ形の多量の不純物を添加したソース領域、6p……ｐ
形の多量の不純物を添加したソース領域、７、８（第10
図）……ケイ化したn+領域、８……多量の不純物を添加
したドレイン領域、8n……ｎ形の多量の不純物を添加し
たドレイン領域、8p……ｐ形の多量の不純物を添加した
ドレイン領域、10、11……ゲート電極、10n、10p……多
結晶ゲート電極、12……本体ノード領域、14……ゲート
絶縁体、16、23……側壁部の酸化フィラメント、18、19
……少量の不純物を添加した領域、18n、19n……ｎ形の
少量の不純物を添加したドレイン領域、18p、19p……ｐ
形の少量の不純物を添加した領域、20、25……金属線、
21、22、23……接点、22……金属ケイ化物膜、26……ケ
イ化されていないソース領域26、26n、27、28n……非ケ
イ化n+領域、26p、28p……非ケイ化p+領域、28……ケイ
化されていないドレイン領域28、36、38……接点領域、
36n、38n……ｎ形接点領域、36p、37、38p……ｐ形接点
領域、40……絶縁層、42……ケイ化物膜、80、82、84、
86、88……マスク層、100n……ｎチャンネル・トランジ
スタ、100p……ｐチャンネル・トランジスタ、400、500
……一対のトランジスタ、Ｗ……領域26および28の幅。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】絶縁体（４）上に配置された第１導電性の
    本体ノード（12）と、 上記本体ノード（12）上に配置されたゲート絶縁体（1
    4）と、 上記ゲート絶縁体（14）上に配置されたゲート電極（1
    0）と、 上記本体ノード（12）の第１側部に隣接して配設された
    第２導電性のドレイン領域（８）と、 上記ドレイン領域（８）上に配置されたケイ化物膜（4
    2）と、 上記本体ノード（12）の第１側部に隣接して配置された
    第２導電性のケイ化されていないドレイン領域（28）
    と、 上記本体ノード（12）の第２側部に隣接して配設された
    第２導電性のソース領域（６）と、 上記ソース領域（６）上に配置されたケイ化物膜（42）
    と、 上記本体ノード（12）の第２側部に隣接して配置された
    第２導電性のケイ化されていないソース領域（26）と、 上記本体ノード（12）の第２側部に隣接し、かつ、上記
    ソース領域（６）と上記ケイ化されていないソース領域
    （26）の間に配置された第１導電性の第１接点領域（3
    6）と、 上記本体ノード（12）の第１側部に隣接し、かつ、上記
    ドレイン領域（８）と上記ケイ化されていないドレンイ
    ン領域（28）の間に配置された第１導電性の第２接点領
    域（38）とを有し、 上記第１接点領域（36）と上記ソース領域（６）とが電
    気的に接続されている ことを特徴とするトランジスタ。
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Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4965213A (en) * 1988-02-01 1990-10-23 Texas Instruments Incorporated Silicon-on-insulator transistor with body node to source node connection
US5001528A (en) * 1989-01-31 1991-03-19 The United States Of America As Represented By The Secretary Of The Air Force Radiation hardened CMOS on SOI or SOS devices
US5264721A (en) * 1989-04-29 1993-11-23 Fujitsu Limited Insulated-gate FET on an SOI-structure
FR2651068B1 (fr) * 1989-08-16 1994-06-10 France Etat Procede de fabrication de transistor mos mesa de type silicium sur isolant
US5264720A (en) * 1989-09-22 1993-11-23 Nippondenso Co., Ltd. High withstanding voltage transistor
US5227318A (en) * 1989-12-06 1993-07-13 General Motors Corporation Method of making a cubic boron nitride bipolar transistor
US5330611A (en) * 1989-12-06 1994-07-19 General Motors Corporation Cubic boron nitride carbide films
US5264296A (en) * 1989-12-06 1993-11-23 General Motors Corporation Laser depositon of crystalline boron nitride films
US5142350A (en) * 1990-07-16 1992-08-25 General Motors Corporation Transistor having cubic boron nitride layer
US5232862A (en) * 1990-07-16 1993-08-03 General Motors Corporation Method of fabricating a transistor having a cubic boron nitride layer
JP2597741B2 (ja) * 1990-08-30 1997-04-09 シャープ株式会社 不揮発性メモリ素子
US5153142A (en) * 1990-09-04 1992-10-06 Industrial Technology Research Institute Method for fabricating an indium tin oxide electrode for a thin film transistor
US5087580A (en) * 1990-09-17 1992-02-11 Texas Instruments Incorporated Self-aligned bipolar transistor structure and fabrication process
US5049513A (en) * 1990-09-17 1991-09-17 Texas Instruments Incorporated Bi CMOS/SOI process flow
US5102809A (en) * 1990-10-11 1992-04-07 Texas Instruments Incorporated SOI BICMOS process
US5618739A (en) * 1990-11-15 1997-04-08 Seiko Instruments Inc. Method of making light valve device using semiconductive composite substrate
US5347154A (en) * 1990-11-15 1994-09-13 Seiko Instruments Inc. Light valve device using semiconductive composite substrate
US5185280A (en) * 1991-01-29 1993-02-09 Texas Instruments Incorporated Method of fabricating a soi transistor with pocket implant and body-to-source (bts) contact
KR960001611B1 (ko) 1991-03-06 1996-02-02 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법
JP2794678B2 (ja) 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US5104818A (en) * 1991-04-15 1992-04-14 United Technologies Corporation Preimplanted N-channel SOI mesa
US6624450B1 (en) 1992-03-27 2003-09-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US5317181A (en) * 1992-09-10 1994-05-31 United Technologies Corporation Alternative body contact for fully-depleted silicon-on-insulator transistors
EP0634797B1 (en) * 1993-07-13 1999-09-22 Sony Corporation Thin film semiconductor device for active matrix panel and method of manufacturing the same
US6150692A (en) * 1993-07-13 2000-11-21 Sony Corporation Thin film semiconductor device for active matrix panel
DE69502350T2 (de) * 1994-06-28 1998-10-29 Nippon Telegraph & Telephone SOI (Silizium auf Isolator)-Logikschaltung mit niedriger Spannung
US5821769A (en) * 1995-04-21 1998-10-13 Nippon Telegraph And Telephone Corporation Low voltage CMOS logic circuit with threshold voltage control
JP3463269B2 (ja) 1995-04-21 2003-11-05 日本電信電話株式会社 Ｍｏｓｆｅｔ回路
US5591650A (en) * 1995-06-08 1997-01-07 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contacted SOI MOSFET
US5573961A (en) * 1995-11-09 1996-11-12 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contact for a MOSFET device fabricated in an SOI layer
TW335503B (en) 1996-02-23 1998-07-01 Semiconductor Energy Lab Kk Semiconductor thin film and manufacturing method and semiconductor device and its manufacturing method
TW374196B (en) * 1996-02-23 1999-11-11 Semiconductor Energy Lab Co Ltd Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same
JP4027447B2 (ja) 1996-04-24 2007-12-26 株式会社ルネサステクノロジ 半導体装置の製造方法
US8603870B2 (en) * 1996-07-11 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW548686B (en) * 1996-07-11 2003-08-21 Semiconductor Energy Lab CMOS semiconductor device and apparatus using the same
FR2789519B1 (fr) * 1999-02-05 2003-03-28 Commissariat Energie Atomique Transistor mos a tension de seuil dynamique equipe d'un limiteur de courant, et procede de realisation d'un tel transistor
US6399989B1 (en) 1999-08-03 2002-06-04 Bae Systems Information And Electronic Systems Integration Inc. Radiation hardened silicon-on-insulator (SOI) transistor having a body contact
US6716728B2 (en) 1999-08-03 2004-04-06 Bae Systems Information And Electronic Systems Integration, Inc. Radiation hardened silicon-on-insulator (SOI) transistor having a body contact
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
KR100542986B1 (ko) * 2003-04-29 2006-01-20 삼성에스디아이 주식회사 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치
KR100543004B1 (ko) * 2003-09-18 2006-01-20 삼성에스디아이 주식회사 평판표시장치
WO2006002347A1 (en) 2004-06-23 2006-01-05 Peregrine Semiconductor Corporation Integrated rf front end
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
KR100741976B1 (ko) * 2005-08-25 2007-07-23 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
US7446001B2 (en) * 2006-02-08 2008-11-04 Freescale Semiconductors, Inc. Method for forming a semiconductor-on-insulator (SOI) body-contacted device with a portion of drain region removed
KR100878284B1 (ko) * 2007-03-09 2009-01-12 삼성모바일디스플레이주식회사 박막트랜지스터와 그 제조 방법 및 이를 구비한유기전계발광표시장치
US7939898B2 (en) * 2007-11-16 2011-05-10 Tela Innovations, Inc. Diffusion variability control and transistor device sizing using threshold voltage implant
EP2255443B1 (en) * 2008-02-28 2012-11-28 Peregrine Semiconductor Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
US8723260B1 (en) 2009-03-12 2014-05-13 Rf Micro Devices, Inc. Semiconductor radio frequency switch with body contact
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US20150236798A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Methods for Increasing RF Throughput Via Usage of Tunable Filters
US9406695B2 (en) 2013-11-20 2016-08-02 Peregrine Semiconductor Corporation Circuit and method for improving ESD tolerance and switching speed
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch
TWI804303B (zh) * 2022-05-06 2023-06-01 國立陽明交通大學 寄生接面場效電晶體阻抗的降低方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4053916A (en) * 1975-09-04 1977-10-11 Westinghouse Electric Corporation Silicon on sapphire MOS transistor
US4057824A (en) * 1976-04-30 1977-11-08 Rca Corporation P+ Silicon integrated circuit interconnection lines
JPS5727070A (en) * 1980-07-25 1982-02-13 Toshiba Corp Mos type semiconductor device
JPS5748246A (en) * 1980-08-13 1982-03-19 Fujitsu Ltd Manufacture of semiconductor device
JPS5799777A (en) * 1980-12-12 1982-06-21 Toshiba Corp Metal oxide semiconductor type semiconductor device
JPS5913375A (ja) * 1982-07-14 1984-01-24 Toshiba Corp 半導体装置の製造方法
JPS60241266A (ja) * 1984-05-16 1985-11-30 Nippon Telegr & Teleph Corp <Ntt> 半導体装置及びその製造方法
US4677735A (en) * 1984-05-24 1987-07-07 Texas Instruments Incorporated Method of providing buried contacts for N and P channel devices in an SOI-CMOS process using a single N+polycrystalline silicon layer
JPH0680830B2 (ja) * 1985-04-08 1994-10-12 株式会社日立製作所 半導体装置
JPS6289342A (ja) * 1985-10-16 1987-04-23 Nec Corp 半導体集積回路
JPS62104173A (ja) * 1985-10-31 1987-05-14 Fujitsu Ltd 半導体装置
US4753896A (en) * 1986-11-21 1988-06-28 Texas Instruments Incorporated Sidewall channel stop process
US4791464A (en) * 1987-05-12 1988-12-13 General Electric Company Semiconductor device that minimizes the leakage current associated with the parasitic edge transistors and a method of making the same
US4799097A (en) * 1987-07-29 1989-01-17 Ncr Corporation CMOS integrated devices in seeded islands

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US4906587A (en) 1990-03-06
JPH02177367A (ja) 1990-07-10

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