JPS6123237A - マイクロコンピユ−タの命令読み出し方法 - Google Patents
マイクロコンピユ−タの命令読み出し方法Info
- Publication number
- JPS6123237A JPS6123237A JP59143770A JP14377084A JPS6123237A JP S6123237 A JPS6123237 A JP S6123237A JP 59143770 A JP59143770 A JP 59143770A JP 14377084 A JP14377084 A JP 14377084A JP S6123237 A JPS6123237 A JP S6123237A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- bits
- instruction code
- bit
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 5
- 238000011156 evaluation Methods 0.000 abstract description 14
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 abstract description 3
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 abstract description 3
- 101150065817 ROM2 gene Proteins 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ビ）産業上の利用分野
本発明は、マイクロコンピュータの命令読み出し方法に
関し、％Ｋ、命令コードのビット数が匙較的多い高機能
マイクロコンピュータの命令読み出し方法に関する。
関し、％Ｋ、命令コードのビット数が匙較的多い高機能
マイクロコンピュータの命令読み出し方法に関する。
（ロ）従来の技術
従来、４ビツトあるいは８ビツトのマイクロコンピュー
タの命令コードは８ビツトで構成されている。例えば、
昭和５２年１１月３０日にオーム社より発行された「−
＝ｔイクロコンピュータの基礎」の第７０頁から第７９
頁までによれば、命令コードは８ビツト（１バイト）の
構成を基本としており、実行すべき命令コードを記憶す
るインストラクションレジスタも８ビツトで構成される
。また、命令コードは１バイト単位でアドレス指定でき
るメモリに記憶され、メモリからインストラクションレ
ジスタに命令コードを取り出す場合には、１回の読み出
しサイクル中に、１バイトの命令コードが８ビツトの内
部データバスを介してインストラクションレジスタに取
り込まれる。
タの命令コードは８ビツトで構成されている。例えば、
昭和５２年１１月３０日にオーム社より発行された「−
＝ｔイクロコンピュータの基礎」の第７０頁から第７９
頁までによれば、命令コードは８ビツト（１バイト）の
構成を基本としており、実行すべき命令コードを記憶す
るインストラクションレジスタも８ビツトで構成される
。また、命令コードは１バイト単位でアドレス指定でき
るメモリに記憶され、メモリからインストラクションレ
ジスタに命令コードを取り出す場合には、１回の読み出
しサイクル中に、１バイトの命令コードが８ビツトの内
部データバスを介してインストラクションレジスタに取
り込まれる。
ところで、上述した８ビツトのマイクロコンピュータの
機能を更に高機能とするためには、ａ）８ビツトの命令
コードでは実現できる命令数が少ない、ｂ）２バイト命
令又は３バイト命令等によって命令の種類を増やすこと
も可能であるが、限度がある、ｃ）２バイト命令あるい
は３バイト命令を採用すると、制御ロジックや割り込み
処理ロジック等が複雑となり、コストアップとなる、ｄ
）高級言語からのコンパイラが必須となりつつあるが、
コンパイラを作りやすくするためには、マイクロインス
トラクションを採用することが望ましく、そのためには
８ビツトの命令コードでは不足である、等の理由により
、命令コードを８ビツト以上、好ましくは１６ビツト程
度まで増加する必要が規る。
機能を更に高機能とするためには、ａ）８ビツトの命令
コードでは実現できる命令数が少ない、ｂ）２バイト命
令又は３バイト命令等によって命令の種類を増やすこと
も可能であるが、限度がある、ｃ）２バイト命令あるい
は３バイト命令を採用すると、制御ロジックや割り込み
処理ロジック等が複雑となり、コストアップとなる、ｄ
）高級言語からのコンパイラが必須となりつつあるが、
コンパイラを作りやすくするためには、マイクロインス
トラクションを採用することが望ましく、そのためには
８ビツトの命令コードでは不足である、等の理由により
、命令コードを８ビツト以上、好ましくは１６ビツト程
度まで増加する必要が規る。
しかし、命令コードを１６ビツトに増加することにより
、命令を記憶するメモリの容量を増加しなければならな
いが、この点はＬＳＩの集積度の向上によりすでに解決
されている。一方、特にワンチップマイクロコンピュー
タに於いては、評価用のエバリユエーションチップとし
て最終製品と同等の形状のピギーバックタイプのＬＳＩ
が要求される。従って、命令コードを１６ビツトとした
場合にはエバリユエーションチップと外部接続されるメ
モリ（例えばＢＰ−ＲＯＭ）とを結ぶパスラインが１６
ビツト必要ζなり、更に、現在のＥＰ−ＲＯＭは、８ビ
ツト単位でアドレス指定され、８ビツト単位で信号を出
力するものしかないため、エバリユエーションチップに
は２個のＥＰ−ＲＯＭを接続しなければならないのでピ
ギーバックタイプのＬＳＩが実現できない不都合がある
。
、命令を記憶するメモリの容量を増加しなければならな
いが、この点はＬＳＩの集積度の向上によりすでに解決
されている。一方、特にワンチップマイクロコンピュー
タに於いては、評価用のエバリユエーションチップとし
て最終製品と同等の形状のピギーバックタイプのＬＳＩ
が要求される。従って、命令コードを１６ビツトとした
場合にはエバリユエーションチップと外部接続されるメ
モリ（例えばＢＰ−ＲＯＭ）とを結ぶパスラインが１６
ビツト必要ζなり、更に、現在のＥＰ−ＲＯＭは、８ビ
ツト単位でアドレス指定され、８ビツト単位で信号を出
力するものしかないため、エバリユエーションチップに
は２個のＥＰ−ＲＯＭを接続しなければならないのでピ
ギーバックタイプのＬＳＩが実現できない不都合がある
。
（ハ）発明の目的
本発明は上述した点に鑑みて為されたものであり、命令
コードのビット数を増加した高機能のマイクロコンピュ
ータに於いて、従来の８ビツト単位出力のメモリを１個
用いてピギーバックタイプのエバリ瓢エージ！Ｉｙチク
グを作ることのできる命令読み出し方法を提供するもの
である。
コードのビット数を増加した高機能のマイクロコンピュ
ータに於いて、従来の８ビツト単位出力のメモリを１個
用いてピギーバックタイプのエバリ瓢エージ！Ｉｙチク
グを作ることのできる命令読み出し方法を提供するもの
である。
に）発明の構成
本発明は、所定ビット数から成る命令コードを同数のビ
ットから成るインストラクションレジスタに記憶し、該
記憶された命令コードに基いて命令を実行するマイクロ
コンピュータに於いて、前記命令コードのビット数以下
の単位で信号を送出する記憶装置の第１領域と第２領域
に、前記命令コードを分割して記憶させ、命令コードの
フェッチに際し、前記記憶装置の第１領域から読み出さ
れた命令コードをラッチ回路に記憶させ、次いで−第２
領域から読み出された命令コードと前記ラッチ回路に記
憶された命令コードとを前記インストラクションレジス
タに印加する構成である。
ットから成るインストラクションレジスタに記憶し、該
記憶された命令コードに基いて命令を実行するマイクロ
コンピュータに於いて、前記命令コードのビット数以下
の単位で信号を送出する記憶装置の第１領域と第２領域
に、前記命令コードを分割して記憶させ、命令コードの
フェッチに際し、前記記憶装置の第１領域から読み出さ
れた命令コードをラッチ回路に記憶させ、次いで−第２
領域から読み出された命令コードと前記ラッチ回路に記
憶された命令コードとを前記インストラクションレジス
タに印加する構成である。
（ホ）実施例
第１図は本発明の実施例を示すブロック図であり、破線
で示される（１）はワンチップマイクロコンピュータの
エバリユエーションチップである。本実施例に於けるワ
ンチップマイクロコンピュータは、１６ビツトから成る
命令コードを採用し、高機能を実現している。このマイ
クロコンピュータのエバリユエーションチップ（１）に
内蔵され、実行中の命令コードを記憶するインストラク
ションレジスタ（２）は、命令コードのビット数、即ち
、１６ビツトから成り、上位８ビツトのプリセット入力
は、８ビツトのインストラクションバス（３）Ｋ接続さ
れ、下位８ビツトのプリセット入力は、ラッチ回路（４
）の出力に接続されている。インストラクションレジス
タ（２）の記憶動作は、内部のクロックパルスＣＬ２に
よって制御され、インストラクションバス（３）に送出
された信号及びラッチ回路（４）の出力が同時にプリセ
ットされる。ラッチ回路（４）は８ビツトから構成され
、各ビットのプリセット入力はインストラクションバス
（３）に接続される。そして、ラッチ回路（４）はクロ
ックパルスＣＬＩによって制御され、インストラクショ
ンバス（３）に送出された信号を記憶する。命令コード
の記憶されたアドレスを指足し動作を順次進めるための
プログラムカウンタ（５）は、゛１２ビットで構成され
、４にバイトのメモリをアドレスすることができる。
で示される（１）はワンチップマイクロコンピュータの
エバリユエーションチップである。本実施例に於けるワ
ンチップマイクロコンピュータは、１６ビツトから成る
命令コードを採用し、高機能を実現している。このマイ
クロコンピュータのエバリユエーションチップ（１）に
内蔵され、実行中の命令コードを記憶するインストラク
ションレジスタ（２）は、命令コードのビット数、即ち
、１６ビツトから成り、上位８ビツトのプリセット入力
は、８ビツトのインストラクションバス（３）Ｋ接続さ
れ、下位８ビツトのプリセット入力は、ラッチ回路（４
）の出力に接続されている。インストラクションレジス
タ（２）の記憶動作は、内部のクロックパルスＣＬ２に
よって制御され、インストラクションバス（３）に送出
された信号及びラッチ回路（４）の出力が同時にプリセ
ットされる。ラッチ回路（４）は８ビツトから構成され
、各ビットのプリセット入力はインストラクションバス
（３）に接続される。そして、ラッチ回路（４）はクロ
ックパルスＣＬＩによって制御され、インストラクショ
ンバス（３）に送出された信号を記憶する。命令コード
の記憶されたアドレスを指足し動作を順次進めるための
プログラムカウンタ（５）は、゛１２ビットで構成され
、４にバイトのメモリをアドレスすることができる。
ＥＰ−ＲＯＭ（６）はプログラムを記憶するメモリであ
り、８個のデータ出力端子はエバリユエーションチップ
（１）のインストラクションバス（３）と外部接続され
る。このＥＰ−ＲＯＭ＜６）は、例えば８に×−８ビツ
ト（即ち８にバイト）の容量を有しておリ、１．３ビツ
トのアドレス信号によってアドレス指定されｋものであ
り、アドレス入力端子の下位１２ビツトは、エバリユエ
ーションチップ（１）のプログラムカウンタ（５）の１
２ビレト出力と外部接続され、残りの上位１ビツトは、
エバリユエーションチップ（１）から出力されるクロッ
クパルスＣＬＩと接続される。そこで、クロックパルス
ＣＬＩが〇二のとき下位１２ビツトのアドレス信号でア
ドレスされる領域をＲＯＭ１（７）とし、クロックパル
スＣＬＩが１”のとき下位１２ビツトのアドレス信号で
アドレスされる領域をＲＯＭ ２ （８１とすると、１
６ビツトで構成される命令コードの下位８ビツトは、下
位１２ビツトのアドレス信号で指定されるＲ ＯＭ ２
（８）の領域に記憶され、命令コードの上位８ビツト
は、同一の下位１２ビツトのアドレス信号で指定される
Ｒ ＯＭ １ （７１の領域に記憶される。
り、８個のデータ出力端子はエバリユエーションチップ
（１）のインストラクションバス（３）と外部接続され
る。このＥＰ−ＲＯＭ＜６）は、例えば８に×−８ビツ
ト（即ち８にバイト）の容量を有しておリ、１．３ビツ
トのアドレス信号によってアドレス指定されｋものであ
り、アドレス入力端子の下位１２ビツトは、エバリユエ
ーションチップ（１）のプログラムカウンタ（５）の１
２ビレト出力と外部接続され、残りの上位１ビツトは、
エバリユエーションチップ（１）から出力されるクロッ
クパルスＣＬＩと接続される。そこで、クロックパルス
ＣＬＩが〇二のとき下位１２ビツトのアドレス信号でア
ドレスされる領域をＲＯＭ１（７）とし、クロックパル
スＣＬＩが１”のとき下位１２ビツトのアドレス信号で
アドレスされる領域をＲＯＭ ２ （８１とすると、１
６ビツトで構成される命令コードの下位８ビツトは、下
位１２ビツトのアドレス信号で指定されるＲ ＯＭ ２
（８）の領域に記憶され、命令コードの上位８ビツト
は、同一の下位１２ビツトのアドレス信号で指定される
Ｒ ＯＭ １ （７１の領域に記憶される。
第１図の如く構成されたシステムの動作を第２図を参照
して説明する。第２図に於いて、ＰＣで示されるのはプ
ログラムカウンタ（５）から出力されるアドレスコード
のタイミングであり、アドレス。コードは１６進数で示
される。ＣＬＩ及びＣＬ２はクロックパルスＣＬＩ及び
ＣＬ２の出力されるタイミングであり、ＥＰ−ＲＯＭア
ドレスはＥＰ−ＲＯＭ（６１０１３ビツトのアドレス入
力端子に印加されるアドレスコードを示し、ラッチはラ
ッチ回路（４ンにプリセットされる内容を示し、更に、
工Ｒはインストラクションレジスタ（２）Ｋプリセット
される内容を示している。例えば、基本命令サイクルの
後半にプログラムカウンタ（５）からｒｌｏｏＪが出力
されたとすると、先ず、「１００」を出力している期間
の前半のタイミングで６１”となるクロックパルスＣＬ
ＩＫより、ＥＰ−ＲＯＭ（６）のアトビスは１１００番
地が指定され、ＲＯＭ ２ （８１０１００番地に記憶
された下位８ビツトの命令コードがインストラクション
バス（３）Ｋ出力される。
して説明する。第２図に於いて、ＰＣで示されるのはプ
ログラムカウンタ（５）から出力されるアドレスコード
のタイミングであり、アドレス。コードは１６進数で示
される。ＣＬＩ及びＣＬ２はクロックパルスＣＬＩ及び
ＣＬ２の出力されるタイミングであり、ＥＰ−ＲＯＭア
ドレスはＥＰ−ＲＯＭ（６１０１３ビツトのアドレス入
力端子に印加されるアドレスコードを示し、ラッチはラ
ッチ回路（４ンにプリセットされる内容を示し、更に、
工Ｒはインストラクションレジスタ（２）Ｋプリセット
される内容を示している。例えば、基本命令サイクルの
後半にプログラムカウンタ（５）からｒｌｏｏＪが出力
されたとすると、先ず、「１００」を出力している期間
の前半のタイミングで６１”となるクロックパルスＣＬ
ＩＫより、ＥＰ−ＲＯＭ（６）のアトビスは１１００番
地が指定され、ＲＯＭ ２ （８１０１００番地に記憶
された下位８ビツトの命令コードがインストラクション
バス（３）Ｋ出力される。
このとき、クロックパルスＣＬＩが′１”であるためラ
ッチ回路（４）はプリセット可能状態にあり、インスト
ラクションバス（３）Ｋ送出された１１００番地の下位
８ビツトの命令コードはラッチ回路（４）にプリセット
される。プログラムカウンタ（５）がｒｌｏｏｊを出力
している期間の後半に於いて、クロックパルスＣＬＩが
０”になるとＢ Ｐ −Ｒ。
ッチ回路（４）はプリセット可能状態にあり、インスト
ラクションバス（３）Ｋ送出された１１００番地の下位
８ビツトの命令コードはラッチ回路（４）にプリセット
される。プログラムカウンタ（５）がｒｌｏｏｊを出力
している期間の後半に於いて、クロックパルスＣＬＩが
０”になるとＢ Ｐ −Ｒ。
ＯＭ（６）のアドレスは０１００番地が指定され、ＲＯ
Ｍ １ （７）の１００番地に記憶された上位８ビツト
の命令コードがインストラクションバス（３）に送出さ
れる。このとき、クロックパルスＣＬ２が１”となるこ
とにより、インストラクションレジスタ（２）は、ラッ
チ回路（４）に記憶されている１１００番−地の下位８
ビツトの命令コードと０１００番地から取り出されイン
ストラクションバス（３）に出力されている上位８ビツ
トの命令コードとを入力し記憶する。従っ壬、インスト
ラクションレジスタ（２）には、次の基本命令サイクル
で実行される１６ビ゛ツトの命令コードがプリセットさ
れるのである。
Ｍ １ （７）の１００番地に記憶された上位８ビツト
の命令コードがインストラクションバス（３）に送出さ
れる。このとき、クロックパルスＣＬ２が１”となるこ
とにより、インストラクションレジスタ（２）は、ラッ
チ回路（４）に記憶されている１１００番−地の下位８
ビツトの命令コードと０１００番地から取り出されイン
ストラクションバス（３）に出力されている上位８ビツ
トの命令コードとを入力し記憶する。従っ壬、インスト
ラクションレジスタ（２）には、次の基本命令サイクル
で実行される１６ビ゛ツトの命令コードがプリセットさ
れるのである。
このように、ＥＰ−ＲＯＭ（６１の８ビツトデータ出力
端子と８ビツトのインストラクションバス（３）を用い
て、１６ビツトの命令コードを取り出すことができるの
である。
端子と８ビツトのインストラクションバス（３）を用い
て、１６ビツトの命令コードを取り出すことができるの
である。
（へ）発明の効果
上述の如く本発明によれば、１６ビツトの命令コードを
有する高機能マイ５クロコンピユータのエバリユエーシ
ョンチップに於いて、プログラムを格納するメモリに８
ビット単位でデータを出力するメモリを使用できるため
、エバリユエーションチップとメモリの接続線が少なく
なると共に、ピギーバックタイプのエバリユエーション
チップが実現できる利点を有している。
有する高機能マイ５クロコンピユータのエバリユエーシ
ョンチップに於いて、プログラムを格納するメモリに８
ビット単位でデータを出力するメモリを使用できるため
、エバリユエーションチップとメモリの接続線が少なく
なると共に、ピギーバックタイプのエバリユエーション
チップが実現できる利点を有している。
第１図は本発明の実施例を示すブロック図、第２図は第
１図に示された実施例の動作を示すタイミング図である
。 （１）・・・エバリユエーションチップ、 （２）・
・・インストラクションレジスタ、（３）・・・インス
トラクションバス、（４）・・・ラッチ回路、（５）・
・・プログラムカウンタ、 （６）・・・ＥＰ−ＲＯＭ
、 （７）・・・ＲＯＭＩ、（８）・ＲＯＭ ２゜
１図に示された実施例の動作を示すタイミング図である
。 （１）・・・エバリユエーションチップ、 （２）・
・・インストラクションレジスタ、（３）・・・インス
トラクションバス、（４）・・・ラッチ回路、（５）・
・・プログラムカウンタ、 （６）・・・ＥＰ−ＲＯＭ
、 （７）・・・ＲＯＭＩ、（８）・ＲＯＭ ２゜
Claims (1)
- １、所定ビット数から成る命令コードを同数のビットか
ら成るインストラクションレジスタに記憶し、該記憶さ
れた命令コードに基いて命令を実行するマイクロコンピ
ュータに於いて、前記命令コードのビット数以下の単位
で信号を送出する記憶装置の第１領域と第２領域に、前
記命令コードを分割して記憶させ、命令コードのフェッ
チに際し、前記記憶装置の第１領域から読み出された命
令コードをラッチ回路に記憶させ、次いで第２領域から
読み出された命令コードと前記ラッチ回路に記憶された
命令コードとを前記インストラクションレジスタに印加
することを特徴とするマイクロコンピュータの命令読み
出し方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143770A JPS6123237A (ja) | 1984-07-11 | 1984-07-11 | マイクロコンピユ−タの命令読み出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59143770A JPS6123237A (ja) | 1984-07-11 | 1984-07-11 | マイクロコンピユ−タの命令読み出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6123237A true JPS6123237A (ja) | 1986-01-31 |
Family
ID=15346615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59143770A Pending JPS6123237A (ja) | 1984-07-11 | 1984-07-11 | マイクロコンピユ−タの命令読み出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123237A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5283032A (en) * | 1975-12-29 | 1977-07-11 | Fujitsu Ltd | Memory address system |
| JPS5758280A (en) * | 1980-09-25 | 1982-04-07 | Nec Home Electronics Ltd | Method for making memory address |
-
1984
- 1984-07-11 JP JP59143770A patent/JPS6123237A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5283032A (en) * | 1975-12-29 | 1977-07-11 | Fujitsu Ltd | Memory address system |
| JPS5758280A (en) * | 1980-09-25 | 1982-04-07 | Nec Home Electronics Ltd | Method for making memory address |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4839797A (en) | Microprocessor compatible with any software represented by different types of instruction formats | |
| US4181934A (en) | Microprocessor architecture with integrated interrupts and cycle steals prioritized channel | |
| KR100266337B1 (ko) | 정보처리회로,반도체집적회로장치,마이크로컴퓨터,및전자기기 | |
| US4484303A (en) | Programmable controller | |
| US4378589A (en) | Undirectional looped bus microcomputer architecture | |
| US4339793A (en) | Function integrated, shared ALU processor apparatus and method | |
| JP2845433B2 (ja) | 集積回路装置 | |
| US5063498A (en) | Data processing device with direct memory access function processed as an micro-code vectored interrupt | |
| US5117488A (en) | Microprogram controlled microprocessor having a selectively expandable instruction code length including independent description of operand addressing and a type of operation for an operand by single instruction in a common coding scheme | |
| US4347566A (en) | Data processor with register file and arithmetic logic circuit on one chip and register means directly connected to the chip | |
| US5301338A (en) | System including central processing unit | |
| CA1193744A (en) | Microprocessor peripheral control circuit | |
| US4101967A (en) | Single bit logic microprocessor | |
| JPS6123237A (ja) | マイクロコンピユ−タの命令読み出し方法 | |
| US4866608A (en) | Microprocessor with improved execution of instructions | |
| EP0503498A2 (en) | Single-chip microcomputer with program/data memory flag | |
| JPS6410854B2 (ja) | ||
| JPH0831033B2 (ja) | データ処理装置 | |
| US5175846A (en) | Clock device for serial bus derived from an address bit | |
| US5649207A (en) | Microprocessor unit having interrupt mechanism | |
| KR900005798B1 (ko) | Cpu 공유회로 | |
| JPS5636744A (en) | Microcomputer unit | |
| JP2684664B2 (ja) | 情報処理装置 | |
| JPS6188336A (ja) | マイクロプログラム制御装置 | |
| JPH0226252B2 (ja) |