JPH0226252B2 - - Google Patents
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- Publication number
- JPH0226252B2 JPH0226252B2 JP56180653A JP18065381A JPH0226252B2 JP H0226252 B2 JPH0226252 B2 JP H0226252B2 JP 56180653 A JP56180653 A JP 56180653A JP 18065381 A JP18065381 A JP 18065381A JP H0226252 B2 JPH0226252 B2 JP H0226252B2
- Authority
- JP
- Japan
- Prior art keywords
- check
- memory
- rom
- microprocessor
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明はメモリ内容チエツク制御方式、特にメ
モリICを２個以上有する回路において、そのメ
モリ内容のチエツクを正確にかつ低価格にて実現
できるようにしたメモリ内容チエツク制御方式に
関するものである。
モリICを２個以上有する回路において、そのメ
モリ内容のチエツクを正確にかつ低価格にて実現
できるようにしたメモリ内容チエツク制御方式に
関するものである。
従来のメモリ内容をチエツクする方式として
は、例えばパリテイビツト用のメモリを持ち、メ
モリの各アドレスごとにパリテイチエツクを行う
方式がある。
は、例えばパリテイビツト用のメモリを持ち、メ
モリの各アドレスごとにパリテイチエツクを行う
方式がある。
第１図は従来方式の例を示す。図中、１はマイ
クロプロセツサ、２は第１のリード・オンリ・メ
モリ（ROM）、３は第２のROM、４は第３の
ROM、５は第ｎのROM、６はアドレス・バス、
７はデータ・バス、８はパリテイROM、９はパ
リテイチエツカー、１０はフリツプ・フロツプを
表わす。第１のROM２、第２のROM３、…、
第ｎのROM５は、例えばそれぞれ１バイト８ビ
ツトで2Kバイトの容量をもつメモリICで構成さ
れ、マイクロプロセツサ１の制御プログラム等が
格納される。これらのROM２〜５の各バイト毎
にパリテイ・ビツトを附加する余裕がないことか
ら、当該バイト毎にパリテイROM８の１ビツト
が対応づけられ、ROM２〜５の各バイト毎の内
容に従い、偶数パリテイまたは奇数パリテイとな
るようROM２〜５の内容が決定した段階で予め
パリテイROMの各ビツト値が設定される。メモ
リ内容のチエツクは、各アドレス毎にROM２〜
５の１バイトの内容とそれに対応するパリテイ
ROM８の１ビツトの値とがパリテイチエツカー
９に取り込まれて、パリテイチエツカー９によつ
て行われる。パリテイ・エラーが検出された場合
には、フリツプ・フロツプ１０をセツトし、パリ
テイチエツク信号がオンとなるようにする。
クロプロセツサ、２は第１のリード・オンリ・メ
モリ（ROM）、３は第２のROM、４は第３の
ROM、５は第ｎのROM、６はアドレス・バス、
７はデータ・バス、８はパリテイROM、９はパ
リテイチエツカー、１０はフリツプ・フロツプを
表わす。第１のROM２、第２のROM３、…、
第ｎのROM５は、例えばそれぞれ１バイト８ビ
ツトで2Kバイトの容量をもつメモリICで構成さ
れ、マイクロプロセツサ１の制御プログラム等が
格納される。これらのROM２〜５の各バイト毎
にパリテイ・ビツトを附加する余裕がないことか
ら、当該バイト毎にパリテイROM８の１ビツト
が対応づけられ、ROM２〜５の各バイト毎の内
容に従い、偶数パリテイまたは奇数パリテイとな
るようROM２〜５の内容が決定した段階で予め
パリテイROMの各ビツト値が設定される。メモ
リ内容のチエツクは、各アドレス毎にROM２〜
５の１バイトの内容とそれに対応するパリテイ
ROM８の１ビツトの値とがパリテイチエツカー
９に取り込まれて、パリテイチエツカー９によつ
て行われる。パリテイ・エラーが検出された場合
には、フリツプ・フロツプ１０をセツトし、パリ
テイチエツク信号がオンとなるようにする。
上記従来の方式によれば、パリテイビツト用の
パリテイROMやその周辺回路が必要となり、コ
ストアツプを余儀なくさせられ、またパリテイ
ROMに書き込むための手間がかかることとな
る。
パリテイROMやその周辺回路が必要となり、コ
ストアツプを余儀なくさせられ、またパリテイ
ROMに書き込むための手間がかかることとな
る。
他の従来の方式として、メモリの内容を順に例
えば加算していき、予め設定してあつた値と加算
結果とを比較する方式がある。すなわち、メモリ
の一部に予めチエツクプログラムとチエツクデー
タとを記憶させ、そのチエツクプログラムにより
メモリ内のデータを順次読み出して演算し、その
結果を前記チエツクデータと比較することによつ
てメモリ内容をチエツクする方式である。
えば加算していき、予め設定してあつた値と加算
結果とを比較する方式がある。すなわち、メモリ
の一部に予めチエツクプログラムとチエツクデー
タとを記憶させ、そのチエツクプログラムにより
メモリ内のデータを順次読み出して演算し、その
結果を前記チエツクデータと比較することによつ
てメモリ内容をチエツクする方式である。
しかし、この方式については、チエツクプログ
ラムの内容が壊れている場合に正しくチエツクす
ることができず、正確さに欠くという欠点があ
る。
ラムの内容が壊れている場合に正しくチエツクす
ることができず、正確さに欠くという欠点があ
る。
本発明は上記欠点の解決を図り、正確にかつロ
ーコストにてメモリ内容のチエツクを行う方式を
提供することを目的としている。そのため本発明
のメモリ内容チエツク制御方式は、マイクロプロ
セツサと、該マイクロプロセツサがフエツチして
実行する命令が格納される複数個のメモリとを有
する回路において、上記マイクロプロセツサによ
つて実行されることによりメモリ内容の正常性チ
エツクを行うチエツクプログラムを２個以上の上
記メモリに格納して設け、上記各チエツクプログ
ラムをそれぞれ実行させて、１つのメモリから読
出されたチエツクプログラムによつて他メモリを
チエツクしかつ他のメモリから読出されたチエツ
クプログラムによつて上記１つのメモリをチエツ
クするようにして互いに他の上記メモリのチエツ
クを行うようにしたことを特徴としている。以下
図面を参照しつつ説明する。
ーコストにてメモリ内容のチエツクを行う方式を
提供することを目的としている。そのため本発明
のメモリ内容チエツク制御方式は、マイクロプロ
セツサと、該マイクロプロセツサがフエツチして
実行する命令が格納される複数個のメモリとを有
する回路において、上記マイクロプロセツサによ
つて実行されることによりメモリ内容の正常性チ
エツクを行うチエツクプログラムを２個以上の上
記メモリに格納して設け、上記各チエツクプログ
ラムをそれぞれ実行させて、１つのメモリから読
出されたチエツクプログラムによつて他メモリを
チエツクしかつ他のメモリから読出されたチエツ
クプログラムによつて上記１つのメモリをチエツ
クするようにして互いに他の上記メモリのチエツ
クを行うようにしたことを特徴としている。以下
図面を参照しつつ説明する。
第２図は本発明の一実施例構成、第３図は第２
図図示実施例の動作を説明するためのタイムチヤ
ートを示す。
図図示実施例の動作を説明するためのタイムチヤ
ートを示す。
図中、符号１ないし７は第１図に対応し、１１
および１２はメモリ内容のチエツクを行うチエツ
クプログラム、１３はアドレス・デコーダ、１４
はフリツプ・フロツプ、１５はセレクタ、１６は
MPUリセツト信号線を表わす。
および１２はメモリ内容のチエツクを行うチエツ
クプログラム、１３はアドレス・デコーダ、１４
はフリツプ・フロツプ、１５はセレクタ、１６は
MPUリセツト信号線を表わす。
第２図において、第１のROM２、第２の
ROM３、…、第ｎのROM５には、マイクロプ
ロセツサ１の制御プログラム等が格納され、マイ
クロプロセツサ１はこれらをフエツチして実行
し、その内容に従つた制御を行う。特に、第１の
ROM２には、例えば第２のROM３ないし第ｎ
のROM５についてのメモリ内容をチエツクする
ためのチエツクプログラム１１が格納され、第２
のROM３には、第１のROM２のメモリ内容を
チエツクするためのチエツクプログラム１２が格
納される。チエツクプログラム１１およびチエツ
クプログラム１２は、共に先に説明した従来例の
チエツクプログラムと同様の内容をもち、例えば
それぞれ数十ステツプ程度の命令からなるもので
ある。従つて、メモリICが例えば2Kバイトの容
量をもつとすると、その中でチエツクプログラム
が占める割合は小さいものである。また、第１の
ROM２および第２のROM３には、チエツクプ
ログラム１１またはチエツクプログラム１２と共
に、それぞれ他のメモリについてのチエツクデー
タ（図示省略）が格納される。
ROM３、…、第ｎのROM５には、マイクロプ
ロセツサ１の制御プログラム等が格納され、マイ
クロプロセツサ１はこれらをフエツチして実行
し、その内容に従つた制御を行う。特に、第１の
ROM２には、例えば第２のROM３ないし第ｎ
のROM５についてのメモリ内容をチエツクする
ためのチエツクプログラム１１が格納され、第２
のROM３には、第１のROM２のメモリ内容を
チエツクするためのチエツクプログラム１２が格
納される。チエツクプログラム１１およびチエツ
クプログラム１２は、共に先に説明した従来例の
チエツクプログラムと同様の内容をもち、例えば
それぞれ数十ステツプ程度の命令からなるもので
ある。従つて、メモリICが例えば2Kバイトの容
量をもつとすると、その中でチエツクプログラム
が占める割合は小さいものである。また、第１の
ROM２および第２のROM３には、チエツクプ
ログラム１１またはチエツクプログラム１２と共
に、それぞれ他のメモリについてのチエツクデー
タ（図示省略）が格納される。
第２図図示の回路に電源が投入されると、マイ
クロプロセツサ１はリセツト状態（第３図図示Ｔ
１の状態）となり、次にリセツトが終了して第３
図図示Ｔ２の状態となると、マイクロプロセツサ
１は或る特定アドレス（ベクターアドレス）を指
定して、そのベクターアドレスで指定された番地
のプログラムを実行する。このベクターアドレス
は、例えば最初フリツプ・フロツプ１４が“０”
のときに、セレクタ１５によつて第１のROM２
のチエツクプログラム１１をポイントするように
され、最初に第１のROM２のチエツクプログラ
ム１１が動作するようにされる。
クロプロセツサ１はリセツト状態（第３図図示Ｔ
１の状態）となり、次にリセツトが終了して第３
図図示Ｔ２の状態となると、マイクロプロセツサ
１は或る特定アドレス（ベクターアドレス）を指
定して、そのベクターアドレスで指定された番地
のプログラムを実行する。このベクターアドレス
は、例えば最初フリツプ・フロツプ１４が“０”
のときに、セレクタ１５によつて第１のROM２
のチエツクプログラム１１をポイントするように
され、最初に第１のROM２のチエツクプログラ
ム１１が動作するようにされる。
マイクロプロセツサ１はチエツクプログラム１
１を実行することによつて、第２のROM３ない
し第ｎのROM５のデータを順次演算していき、
その演算結果と予め演算されて第１のROM２に
格納されている正しい結果を示すチエツクデータ
とを比較する。比較した結果、一致していれば第
２のROM３ないし第ｎのROM５のメモリ内容
は正しいことになる。もし、値が一致しない場合
には、第２のROM３ないし第ｎのROM５内に
エラーがあると判断され、エラーを検出すること
となる。
１を実行することによつて、第２のROM３ない
し第ｎのROM５のデータを順次演算していき、
その演算結果と予め演算されて第１のROM２に
格納されている正しい結果を示すチエツクデータ
とを比較する。比較した結果、一致していれば第
２のROM３ないし第ｎのROM５のメモリ内容
は正しいことになる。もし、値が一致しない場合
には、第２のROM３ないし第ｎのROM５内に
エラーがあると判断され、エラーを検出すること
となる。
上記チエツクプログラム１１の実行が終了した
ならば、図示省略したリセツト回路が働き、マイ
クロプロセツサ１にリセツト信号線１６を介して
リセツト信号が供給され、第３図図示Ｔ３の状態
になるようにする。また、このリセツト信号を契
機にフリツプ・フロツプ１４の出力が、第３図図
示の如く“０”から“１”になるようにする。リ
セツト終了時に、マイクロプロセツサ１はベクタ
ーアドレスを指し、第３図図示Ｔ４の状態となる
が、ベクターアドレスは、フリツプ・フロツプ１
４が“１”となつていることにより、セレクタ１
５によつて、今度は第２のROM３内のチエツク
プログラム１２をポイントするようにされ、チエ
ツクプログラム１２が起動される。
ならば、図示省略したリセツト回路が働き、マイ
クロプロセツサ１にリセツト信号線１６を介して
リセツト信号が供給され、第３図図示Ｔ３の状態
になるようにする。また、このリセツト信号を契
機にフリツプ・フロツプ１４の出力が、第３図図
示の如く“０”から“１”になるようにする。リ
セツト終了時に、マイクロプロセツサ１はベクタ
ーアドレスを指し、第３図図示Ｔ４の状態となる
が、ベクターアドレスは、フリツプ・フロツプ１
４が“１”となつていることにより、セレクタ１
５によつて、今度は第２のROM３内のチエツク
プログラム１２をポイントするようにされ、チエ
ツクプログラム１２が起動される。
チエツクプログラム１２が実行されることによ
り、チエツクプログラム１１の実行の場合と同
様、第１のROM２のデータが順次演算されて、
演算結果と第２のROM３内のチエツクデータと
が比較され、第１のROM２のメモリ内容の正常
性がチエツクされる。
り、チエツクプログラム１１の実行の場合と同
様、第１のROM２のデータが順次演算されて、
演算結果と第２のROM３内のチエツクデータと
が比較され、第１のROM２のメモリ内容の正常
性がチエツクされる。
以上のように、第１のROM２および第２の
ROM３に格納されたチエツクプログラム自体も
それぞれ他のチエツクプログラムによつてチエツ
クされることとなり、より正確なメモリ内容のチ
エツクが可能となる。
ROM３に格納されたチエツクプログラム自体も
それぞれ他のチエツクプログラムによつてチエツ
クされることとなり、より正確なメモリ内容のチ
エツクが可能となる。
なお、本発明の上記実施例においては、リセツ
ト信号によつて実行されるべきチエツクプログラ
ムが切り替わるようにされたが、２以上のチエツ
クプログラムが交互に実行されればよいわけであ
るから、上記の場合に限らず、例えば次のように
してもよい。２度目のリセツトの代わりにマイク
ロプロセツサのインターラプト端子などに信号を
入力し、そのブランチ先のアドレスを他のメモリ
ICにしておく。こうして、そのメモリIC内のチ
エツクプログラムを起動し、もとのベクターアド
レスを持つメモリICの内容をチエツクする。こ
のようにすれば、第２図図示のフリツプ・フロツ
プ１４およびセレクタ１５を必要としないため、
さらに簡単なハードウエアでメモリ内容のチエツ
クを行うことが可能となる。
ト信号によつて実行されるべきチエツクプログラ
ムが切り替わるようにされたが、２以上のチエツ
クプログラムが交互に実行されればよいわけであ
るから、上記の場合に限らず、例えば次のように
してもよい。２度目のリセツトの代わりにマイク
ロプロセツサのインターラプト端子などに信号を
入力し、そのブランチ先のアドレスを他のメモリ
ICにしておく。こうして、そのメモリIC内のチ
エツクプログラムを起動し、もとのベクターアド
レスを持つメモリICの内容をチエツクする。こ
のようにすれば、第２図図示のフリツプ・フロツ
プ１４およびセレクタ１５を必要としないため、
さらに簡単なハードウエアでメモリ内容のチエツ
クを行うことが可能となる。
以上説明した如く本発明によれば、パリテイビ
ツト用のメモリやその周辺回路を必要とすること
なく、低価格にてメモリ内容チエツク回路を実現
でき、また、たとえ一方のメモリICのチエツク
プログラムが壊われているために正しくチエツク
できなかつたとしても、他のメモリICのチエツ
クプログラムによつて、その壊れたメモリICの
チエツクを行えるので、全メモリの内容チエツク
を正しく行うことが可能となる。
ツト用のメモリやその周辺回路を必要とすること
なく、低価格にてメモリ内容チエツク回路を実現
でき、また、たとえ一方のメモリICのチエツク
プログラムが壊われているために正しくチエツク
できなかつたとしても、他のメモリICのチエツ
クプログラムによつて、その壊れたメモリICの
チエツクを行えるので、全メモリの内容チエツク
を正しく行うことが可能となる。
第１図は従来方式の例、第２図は本発明の一実
施例構成、第３図は第２図図示実施例の動作を説
明するためのタイムチヤートを示す。 １はマイクロプロセツサ、２ないし５は
ROM、６はアドレス・バス、７はデータバス、
８はパリテイROM、９はパリテイチエツカー、
１０はフリツプ・フロツプ、１１および１２はチ
エツクプログラム、１３はアドレス・デコーダ、
１４はフリツプ・フロツプ、１５はセレクタ、１
６はリセツト信号線を表わす。
施例構成、第３図は第２図図示実施例の動作を説
明するためのタイムチヤートを示す。 １はマイクロプロセツサ、２ないし５は
ROM、６はアドレス・バス、７はデータバス、
８はパリテイROM、９はパリテイチエツカー、
１０はフリツプ・フロツプ、１１および１２はチ
エツクプログラム、１３はアドレス・デコーダ、
１４はフリツプ・フロツプ、１５はセレクタ、１
６はリセツト信号線を表わす。
Claims (1)
- １ マイクロプロセツサと、該マイクロプロセツ
サがフエツチして実行する命令が格納される複数
個のメモリとを有する回路において、上記マイク
ロプロセツサによつて実行されることによりメモ
リ内容の正常性チエツクを行うチエツクプログラ
ムを２個以上の上記メモリに格納して設け、上記
各チエツクプログラムをそれぞれ実行させて、１
つのメモリから読出されたチエツクプログラムに
よつて他メモリをチエツクしかつ他のメモリから
読出されたチエツクプログラムによつて上記１つ
のメモリをチエツクするようにして互いに他の上
記メモリのチエツクを行うようにしたことを特徴
とするメモリ内容チエツク制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180653A JPS5883397A (ja) | 1981-11-11 | 1981-11-11 | メモリ内容チエツク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56180653A JPS5883397A (ja) | 1981-11-11 | 1981-11-11 | メモリ内容チエツク制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5883397A JPS5883397A (ja) | 1983-05-19 |
| JPH0226252B2 true JPH0226252B2 (ja) | 1990-06-08 |
Family
ID=16086957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56180653A Granted JPS5883397A (ja) | 1981-11-11 | 1981-11-11 | メモリ内容チエツク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5883397A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2685435B2 (ja) * | 1986-05-09 | 1997-12-03 | 株式会社日立製作所 | 半導体メモリ装置の欠陥救済方法 |
| JPH01134549A (ja) * | 1987-11-19 | 1989-05-26 | Fujitsu Ltd | メモリデータ診断方式 |
-
1981
- 1981-11-11 JP JP56180653A patent/JPS5883397A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5883397A (ja) | 1983-05-19 |
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