JPS61234047A - 集積回路素子 - Google Patents
集積回路素子Info
- Publication number
- JPS61234047A JPS61234047A JP60075861A JP7586185A JPS61234047A JP S61234047 A JPS61234047 A JP S61234047A JP 60075861 A JP60075861 A JP 60075861A JP 7586185 A JP7586185 A JP 7586185A JP S61234047 A JPS61234047 A JP S61234047A
- Authority
- JP
- Japan
- Prior art keywords
- encoder
- wiring
- circuit
- output signal
- encoder output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マイクロプログラミング制御方式の半導体装
置の命令処理の信号源として用いられる命令プログラマ
ブル・ロジック・アレイ（以下ＰＬＡと略す）構成のエ
ンコーダ出力信号の配線の配置に関するものである。
置の命令処理の信号源として用いられる命令プログラマ
ブル・ロジック・アレイ（以下ＰＬＡと略す）構成のエ
ンコーダ出力信号の配線の配置に関するものである。
（従来の技術）
近年、マイクロプロセッサを中心にマイクロプログラミ
ング方式を用いた半導体装置が増加し、かつ高速で、高
機能なマイクロプロセッサの要望が高まってきている。
ング方式を用いた半導体装置が増加し、かつ高速で、高
機能なマイクロプロセッサの要望が高まってきている。
そこで、命令処理能力を高°めるために＋ ＰＬＡの回
路素子数は増加し、特に制御信号源となるエンコーダ出
力信号は著しく多くなってきている。
路素子数は増加し、特に制御信号源となるエンコーダ出
力信号は著しく多くなってきている。
従来のＰＬＡのエンコーダ部分の集積回路素子について
説明する。
説明する。
第３図はＭＯＳ型トランジスタによる周知のＮＯＲ型エ
ンコーダ回路図を示すものである。Ｎ。
ンコーダ回路図を示すものである。Ｎ。
Ｒ回路はプリチャージ信号φをゲート入力とするトラン
ジスタ２０，２１．２２とデコーダ出力信号ロェないし
り、をゲート入力とするトランジスタ２３，２４．２５
より構成され、Ｅ、ないしＥａはエンコーダ出方信号で
ある。ＰＬＡのデコーダ部分で信号Ｄ０が選択されたと
きは、トランジスタ２３のあるエンコーダ出力信号Ｅ工
が制御信号として出力され、その他のエンコーダ出力信
号Ｅ１およびＥｌ、は、そのどれにもトランジスタが形
成されていないため、プリチャージ状態のままで制御信
号としては有効とならない。
ジスタ２０，２１．２２とデコーダ出力信号ロェないし
り、をゲート入力とするトランジスタ２３，２４．２５
より構成され、Ｅ、ないしＥａはエンコーダ出方信号で
ある。ＰＬＡのデコーダ部分で信号Ｄ０が選択されたと
きは、トランジスタ２３のあるエンコーダ出力信号Ｅ工
が制御信号として出力され、その他のエンコーダ出力信
号Ｅ１およびＥｌ、は、そのどれにもトランジスタが形
成されていないため、プリチャージ状態のままで制御信
号としては有効とならない。
ここでデコーダ出力信号Ｄ０ないしり、、はマイクロ命
令別に選択される信号で、エンコーダ出力信号Ｅ０ない
しＥｌｌは各命令で制御されるデータＲＡＭ、レジスタ
、演算回路などの機能ブロックの制御信号である。
令別に選択される信号で、エンコーダ出力信号Ｅ０ない
しＥｌｌは各命令で制御されるデータＲＡＭ、レジスタ
、演算回路などの機能ブロックの制御信号である。
第４図に従来のＮＯＲ回路を構成するＭＯ８型トランジ
スタおよび配線のマスクパターン構成図を示す、デコー
ダ出力信号線は多結晶シリコン層（以下ｐｓと略す）配
線Ｄ０ないしり、（便宜上配線とそこからの信号を同一
符号とする）を用い、ソース電源ｖ０供給用ソースライ
ンの拡散層と平行して配置され、制御信号として必要な
場所に拡散層によりトランジスタ２３を形成し、ドレイ
ン側より接続されたエンコーダ出力信号Ｅ０ないしＥ１
用のアルミニウム配線は、ＰＳ配線よりなるデコーダ出
力信号Ｄ０ないしＤｌおよび、拡散層と直交し、間隔Ｑ
で平行に配置され、制御信号であるエンコーダ出力信号
Ｅ０ないしＥｎを出力する。エンコーダ出力信号Ｅ工な
いしＥ、、に接続されるプリチャージトランジスタは配
線の終端に配置されているが、ここでは省略している。
スタおよび配線のマスクパターン構成図を示す、デコー
ダ出力信号線は多結晶シリコン層（以下ｐｓと略す）配
線Ｄ０ないしり、（便宜上配線とそこからの信号を同一
符号とする）を用い、ソース電源ｖ０供給用ソースライ
ンの拡散層と平行して配置され、制御信号として必要な
場所に拡散層によりトランジスタ２３を形成し、ドレイ
ン側より接続されたエンコーダ出力信号Ｅ０ないしＥ１
用のアルミニウム配線は、ＰＳ配線よりなるデコーダ出
力信号Ｄ０ないしＤｌおよび、拡散層と直交し、間隔Ｑ
で平行に配置され、制御信号であるエンコーダ出力信号
Ｅ０ないしＥｎを出力する。エンコーダ出力信号Ｅ工な
いしＥ、、に接続されるプリチャージトランジスタは配
線の終端に配置されているが、ここでは省略している。
以上のように、従来のＮＯＲ型エンコーダ回路では、デ
コーダ出力信号り。ないしり、用のＰｓ配線と直交した
エンコーダ出力信号Ｅ□ないしＥｎ用のアルミニウム配
線がマトリックス構成となっており、所定の交点の場所
にトランジスタを配置する手法であった。
コーダ出力信号り。ないしり、用のＰｓ配線と直交した
エンコーダ出力信号Ｅ□ないしＥｎ用のアルミニウム配
線がマトリックス構成となっており、所定の交点の場所
にトランジスタを配置する手法であった。
（発明が解決しようとする問題点）
従来の構成では、エンコーダ出方信号１本につき、隣接
する信号線と分離するために最小寸法間隔Ωを必要とす
る。すなわちＰＬＡの回路規模が大きく、また高度な制
御機能の要望を満たすには。
する信号線と分離するために最小寸法間隔Ωを必要とす
る。すなわちＰＬＡの回路規模が大きく、また高度な制
御機能の要望を満たすには。
従来の構成ではこのアルミニウム配線によるチップの占
有率が高くなり、集積度を向上させるのが困難であった
。また、デコーダ出力信号線の増大に伴ない、エンコー
ダ出力信号線の配線も長くなり、これに伴って、負荷容
量が増大し、高速化の妨げとなっていた。本発明の目的
は、従来の欠点を解消したＮＯＲエンコーダ回路を構成
する集積回路素子を提供することである。
有率が高くなり、集積度を向上させるのが困難であった
。また、デコーダ出力信号線の増大に伴ない、エンコー
ダ出力信号線の配線も長くなり、これに伴って、負荷容
量が増大し、高速化の妨げとなっていた。本発明の目的
は、従来の欠点を解消したＮＯＲエンコーダ回路を構成
する集積回路素子を提供することである。
（問題点を解決するための手段）
本発明の集積回路素子は、プログラマブル・ロジック・
アレイのエンコーダ回路に結合された２本以上のエンコ
ーダ出力信号線を任意の場所で分離し、１本分の配線領
域から２本以上のエンコーダ出力信号を得る配置機構を
有するものである。
アレイのエンコーダ回路に結合された２本以上のエンコ
ーダ出力信号線を任意の場所で分離し、１本分の配線領
域から２本以上のエンコーダ出力信号を得る配置機構を
有するものである。
またＭＯ５型トランジスタを用いてＮＯＲ回路を構成し
、このＭＯ８型トランジスタのソース配線を拡散層、ゲ
ート配線をポリシリコンとし、互いに平行に２本以上配
置し、それと直交したドレイン配線をアルミニウムとし
２本以上平行に配置した配線の信号をアルミニウム配線
と直交して配線したものである。
、このＭＯ８型トランジスタのソース配線を拡散層、ゲ
ート配線をポリシリコンとし、互いに平行に２本以上配
置し、それと直交したドレイン配線をアルミニウムとし
２本以上平行に配置した配線の信号をアルミニウム配線
と直交して配線したものである。
（作 用）
本発明によれば、マイクロプロセッサの命令ＰＬＡのエ
ンコーダ回路の１本分の配線領域から２本以上のエンコ
ーダ出力信号が得られる。
ンコーダ回路の１本分の配線領域から２本以上のエンコ
ーダ出力信号が得られる。
（実施例）
第１図は本発明の機能を示すＭＯ５型トランジスタのＮ
ｏＲ型エンコーダの回路図を示すものである。この装置
は疑似マトリックスのエンコーダ回路構成とし、１本分
の配線領域から３本のエンコーダ出力信号を得るために
プリチャージトランジスタ１，２および３をデコーダ回
路の左右および反対側の３箇所に配置されていることを
示している。すなわち、このＮＯＲ型エンコーダ回路は
プリチャージ信号φをゲート入力とするトランジスタ ないしり、をゲート入力とするトランジスタ５，６゜７
．８，９および１０とにより構成されている。Ｅ。
ｏＲ型エンコーダの回路図を示すものである。この装置
は疑似マトリックスのエンコーダ回路構成とし、１本分
の配線領域から３本のエンコーダ出力信号を得るために
プリチャージトランジスタ１，２および３をデコーダ回
路の左右および反対側の３箇所に配置されていることを
示している。すなわち、このＮＯＲ型エンコーダ回路は
プリチャージ信号φをゲート入力とするトランジスタ ないしり、をゲート入力とするトランジスタ５，６゜７
．８，９および１０とにより構成されている。Ｅ。
ないしＥｏはエンコーダ出力信号である。
第２図は本発明実施例のＮＯＲ型エンコーダ回路の構成
要部をなすＭＯ８型トランジスタおよび配線のマスクパ
ターン構成図を示す。２８層によるデコーダ出力信号配
線り、（便宜上配線とそこからの信号を同一符号とする
）は制御信号Ｅ０を出力するトランジスタのゲートを共
通に形成し、同トランジスタからの出力はアルミニウム
配線により図の左端よりエンコーダ出力信号Ｅ。として
出力し。
要部をなすＭＯ８型トランジスタおよび配線のマスクパ
ターン構成図を示す。２８層によるデコーダ出力信号配
線り、（便宜上配線とそこからの信号を同一符号とする
）は制御信号Ｅ０を出力するトランジスタのゲートを共
通に形成し、同トランジスタからの出力はアルミニウム
配線により図の左端よりエンコーダ出力信号Ｅ。として
出力し。
アルミニウム配線はここで終端とする。なお、第２図中
デコーダ出力信号Ｄｑより右側の部分ではエンコーダ信
号Ｅａの不要なデコーダ配列とする。つぎに、デコーダ
出力信号ＤｑないしＤｌまでの部分はエンコーダ出力信
号線Ｅ０の延長部の配線領域を用いてエンコーダ出力信
号Ｅ１用のアルミニウム配線とし、拡散層により図の上
端をより信号を出力する。ここでＥｌのアルミニウム配
線はり、ないしＤ２までの領域に用いてＥ、、Ｅ２とは
分離されている。またデコーダ出力信号り、より図で左
側、およびデコーダ出力信号り、より図で右側の部分で
はエンコーダ出力信号Ｅ□の不要なデコーダ配列とする
。つぎにデコーダ配線り、より図で右側の部分は、エン
コーダ出力信号線Ｅ０およびＥ□の延長部の配線領域を
用いてエンコーダ出力信号Ｅ２のアルミニウム配線とし
、図の右端より出力する。ここで、デコーダ信号Ｄｒよ
り図で左側の部分ではエンコーダ出力信号Ｅ２の不要な
デコーダの配列とする。
デコーダ出力信号Ｄｑより右側の部分ではエンコーダ信
号Ｅａの不要なデコーダ配列とする。つぎに、デコーダ
出力信号ＤｑないしＤｌまでの部分はエンコーダ出力信
号線Ｅ０の延長部の配線領域を用いてエンコーダ出力信
号Ｅ１用のアルミニウム配線とし、拡散層により図の上
端をより信号を出力する。ここでＥｌのアルミニウム配
線はり、ないしＤ２までの領域に用いてＥ、、Ｅ２とは
分離されている。またデコーダ出力信号り、より図で左
側、およびデコーダ出力信号り、より図で右側の部分で
はエンコーダ出力信号Ｅ□の不要なデコーダ配列とする
。つぎにデコーダ配線り、より図で右側の部分は、エン
コーダ出力信号線Ｅ０およびＥ□の延長部の配線領域を
用いてエンコーダ出力信号Ｅ２のアルミニウム配線とし
、図の右端より出力する。ここで、デコーダ信号Ｄｒよ
り図で左側の部分ではエンコーダ出力信号Ｅ２の不要な
デコーダの配列とする。
以上のように本実施例によれば、ＰＬＡ回路のエンコー
ダ部分の集積回路の素子構成において、１本分の配線領
域から３本のエンコーダ出力信号を得ることができる。
ダ部分の集積回路の素子構成において、１本分の配線領
域から３本のエンコーダ出力信号を得ることができる。
なお、実施例において、エンコーダ回路の１本分の配線
領域から３本の制御信号を得ているが、４本以上とする
こともできる。また、アルミニウム配線と直交して出力
する配線を拡散層としたがｐｓ配線を用いてもよい。
領域から３本の制御信号を得ているが、４本以上とする
こともできる。また、アルミニウム配線と直交して出力
する配線を拡散層としたがｐｓ配線を用いてもよい。
（発明の効果）
本発明によれば、マイクロプロセッサに用いられる命令
ＰＬＡのエンコーダの集積回路の素子構成において、エ
ンコーダ出力信号を形成するトランジスタの配置とデコ
ーダ出力信号の配列を考慮し、疑似マトリックス構成に
よりエンコーダ出力信号の１本分の配線領域から２本以
上の出力信号が得られるため、集積度を高める効果があ
る。さらにエンコーダ出力信号線の負荷容量を低減し、
回路の高速化を図れる効果のあるエンコーダ回路の集積
回路素子を実現できるものである。
ＰＬＡのエンコーダの集積回路の素子構成において、エ
ンコーダ出力信号を形成するトランジスタの配置とデコ
ーダ出力信号の配列を考慮し、疑似マトリックス構成に
よりエンコーダ出力信号の１本分の配線領域から２本以
上の出力信号が得られるため、集積度を高める効果があ
る。さらにエンコーダ出力信号線の負荷容量を低減し、
回路の高速化を図れる効果のあるエンコーダ回路の集積
回路素子を実現できるものである。
第１図は本発明の一実施例によるＮＯＲ型エンコーダ回
路の回路図、第２図は同要部マスクパターン構成図、第
３図は従来のＮＯＲ型エンコーダ回路の回路図、第４図
は同要部マスクパターン構成図である。 １、２．３．４．２０，２１，２２・・・プリチャージ
トランジスタ、 ５，６，７，８，９，１０，２３゜
２４ 、２５・・・エンコーダ出力トランジスタ、 φ
・・・プリチャージ信号、 Ｄ、ないしＤ＋・・・デ
コーダ出力信号、Ｅ６ないしＥ４・・・エンコーダ出力
信号、 Ｑ ・・・間隔。 特許出願人 松下電子工業株式会社 Ｈ１＼ｎ−払う←トにご叩口Ｖ） 第２図 ｉ −−−］ 拡拡散 口Ｐｏ〜５１ 区 コンタクト ロＡｌ 第３図 第４図 Ｄｏ Ｄ＋ Ｄｍ
路の回路図、第２図は同要部マスクパターン構成図、第
３図は従来のＮＯＲ型エンコーダ回路の回路図、第４図
は同要部マスクパターン構成図である。 １、２．３．４．２０，２１，２２・・・プリチャージ
トランジスタ、 ５，６，７，８，９，１０，２３゜
２４ 、２５・・・エンコーダ出力トランジスタ、 φ
・・・プリチャージ信号、 Ｄ、ないしＤ＋・・・デ
コーダ出力信号、Ｅ６ないしＥ４・・・エンコーダ出力
信号、 Ｑ ・・・間隔。 特許出願人 松下電子工業株式会社 Ｈ１＼ｎ−払う←トにご叩口Ｖ） 第２図 ｉ −−−］ 拡拡散 口Ｐｏ〜５１ 区 コンタクト ロＡｌ 第３図 第４図 Ｄｏ Ｄ＋ Ｄｍ
Claims (2)
- （１）プログラマブル・ロジック・アレイのエンコーダ
回路に結合された２本以上のエンコーダ出力信号線を任
意の箇所で分離し、１本分の配線領域から２本以上のエ
ンコーダ出力信号を得る配置構成を有することを特徴と
する集積回路素子。 - （２）ＭＯＳ型トランジスタを用いてＮＯＲ型回路を構
成し、前記ＭＯＳ型トランジスタのソース配線を拡散層
、ゲート配線をポリシリコンとし、互いに平行に２本以
上配置し、それと直交したドレイン配線をアルミニウム
とし、２本以上平行に配置した配線をアルミニウム配線
と直交して配線としたことを特徴とする特許請求の範囲
第（１）項記載の集積回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075861A JPS61234047A (ja) | 1985-04-10 | 1985-04-10 | 集積回路素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075861A JPS61234047A (ja) | 1985-04-10 | 1985-04-10 | 集積回路素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234047A true JPS61234047A (ja) | 1986-10-18 |
Family
ID=13588447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075861A Pending JPS61234047A (ja) | 1985-04-10 | 1985-04-10 | 集積回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234047A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587931A (ja) * | 1981-06-30 | 1983-01-17 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | Ｐｌａ装置 |
| JPS58210638A (ja) * | 1982-06-01 | 1983-12-07 | Nec Corp | 半導体集積回路 |
| JPS6037764A (ja) * | 1983-08-10 | 1985-02-27 | Nec Corp | 固定記憶素子マトリツクス |
-
1985
- 1985-04-10 JP JP60075861A patent/JPS61234047A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587931A (ja) * | 1981-06-30 | 1983-01-17 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | Ｐｌａ装置 |
| JPS58210638A (ja) * | 1982-06-01 | 1983-12-07 | Nec Corp | 半導体集積回路 |
| JPS6037764A (ja) * | 1983-08-10 | 1985-02-27 | Nec Corp | 固定記憶素子マトリツクス |
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